Арифметическое устройство

(72) Автор изобретеии Н. В. Черк Львовский ордена Ленина политехническ(71) Заявитель ОЙСТВО ТИЧЕСКОЕ бретение ельной т вано ддя вычитан ения кввдр числит пол ьзо женин извдеч ке бол он х ойство об ум,ноем н в а а относится к области выхники н может битв нсвыполнения операций сд ия, умножения, деленияатного корня при обраб сснвов многоразрядных чн Известно арифметическое устр БВМ, в котором использован сносження с промежуточным суммированн"частных производных и анализом четых старших разрядов и метод аоннхронго деления, а извлечение корня проиэднтся методом итераций Я.В указанном устройстве каждый циклноження характеризуется операцией сложения н сдвига, Время умножения одной паразрядных чисел Равно (Тсож+ Тсдв 1Мрема извдеченыя кввдратйого корня в етыре раэв больше, При обработке 111 чисел,емя увеличивается как минимум еще в 111. Таким образом, большой производи,- ельностью и быстродействием это устсжо не обладает,Известно матричное арифметическоеустройство, обладающее достаточно высокам быстродействием 12.Однако, ато устройство не имеет большой производительности при обрвботке 5 массивачисел. Обработку очередной пары чисм можно производить лишь тогда,когда будет получен предыдущий результат.Нвибодее близким по технической 1 О сущности к предложенному является арифметическое устройство, содержащее и последовательно соединенных однотипныхблоков, причем каждый блок содержит дварегистра, комбинационный сумматор и 15триггер, выходы первого регистра каждого блока соедвнены с первой группой входов комбинационного сумматора того жеблока, выход .1-,го разряда (1= О.й) комбйнвцнонного сумматора ( К)- го блока (Ка 2, ,В ) соединен со входом ( 1+ 1)-го разряда первого регистраК го блока, выход 1 -го разряда второго регистра ( К )-го бдока подключен703804 3ко входу 1 -го разряда второго регистраК -го блока, входы первого и второго регистров первого блока .соединены с первой и второй группами входов устройства 131.Данное устройство не предназначенодля вычисления результатов операций деления и извлечения квадратного корня,Целью изобретения является расширение функциональных возможностей, звключающееся в возможности выполнения операций деления и йзвлечения квадратногокорня,Для достижения поставленной цели квж дый блок устройства содержит третий регистр, узел анализа переполнения комбинационного сумматора, первый и второйкоммутаторы, входы узда анализа переполнения комбинационного сумматора каждого блока соединены с выходами знакового разряда комбинационного сумматора,а выход подключен ко входу триггера ипервому входу первого коммутатора, вы ход триггера подключен ко входу И -го 25разряда третьего регистра и первому входу каждого разряда второго коммутатора,второй вход которого соединен с выходом первого разряда третьего регистра,третий и четвертый входы соединены с 30прямым и инверсным выходами соответст-вукзлего разряда второго регистра, выходы второго коммутатора соединены совторой группой входов комбйнапионногосумматора, второй вход первоГо коммута тора К-го блока соединен с выходом/-го разрыдв второго регистра (К)-гоблока, второй вход первого коммутаторапервого блока соединей со входом устройства, первый, второй и третий упраиию 40щие входы первого коммутатора соединены соответственно с управляющей шинойумножения и деления, управляющей шинойизвлечения корня и тактовой шиной устройства, выход 1-го разряда третьего ф 5регистра (1- 2, И ) ( - 1)-го блока соединен со входом (1 - 1)-го разряда третьего .регистраК-го блока, входытретьего регистра первого блока соединены с третьей группой входов устройства,первый, второй и третий управляющиевходы второго коммутатора соединены соответственно с управляющими шинами умножения, деления и извлечения корня уст 55ройствв, выход первого коммутатора его блока ( 1 и, , й) соединен со входом м -го разряда второго регистра того же блока,4Для достижения поставленной цеди первый коммутатор каждого блока устроЬлвв содержит также элемент И-ИЛИ, первая группа входов которого соединена совторым и первым управляющим входамикоммутатора, а вторая группа входов - спервым и вторым и третьим управляющими входами коммутатора,Кроме того, второй коммутатор каждого К-го ( К, , П) бдока устройства содержит ц элементов ИИЛИ (поодному в каждом разряде), причем перваягруппа входов каждого элемента И-ИЛИсоединена с первым управляющим, вторыми третьим входами коммутатора, втораягруппа входов соединена со вторым управляющим, первым и четвертым входамикоммутатора, первый и второй входы третьей группы входов первого - 1 -го элементов И-ИЛИ соединен с третьим управляющим и первым входами коммутатора,третий вход третьей группы входов ( К ++ 1)-го элемента И-ИЛИ соединен с четвертым входом коммутатора, а третьи входы третьей группы входов остальных эдементов, И-ИЛИ соединены с третьими входами коммутатора,На чертеже представлена функциональная схема арифметического устройства (изображены первые двв блока устройства),. Каждый бдок арифметического устройства содержит регистры 1-3, комбинационный сумматор 4, узел 5 анализа переполнения комбинационного сумматора 4, триггер 6, первый коммутатор 7, представляющий собой элемент И-ИЛИ, и вто рой коммутатор 8, содержащий элементы И-ИЛИ 9-11 (всего второй коммутатор 8 содержит и элементов И-ИЛИ, по числу разрядов регистра 2),Регистр 1 1-го бдока устройства предназначен для хранения и выдачи делимого,множители, подкоренного выражения, регистры 1 остальных блоков служат дляхранения, сдвига влево и выдачи остатков при делении и извлечении квадратного корня или частных сумм при умножении, Выходы регистров 1 соединены с входами сумматоров 4 тех же блоков устройства, 1- е выходы сумматоров 4 предыдущих блоков соединены с (1+ 1)-ми входами регистров Х последующих блоков, Зна ковые разряды сумматоров 4 К-ых блоковчерез узлы 5 анализа переполнения комбинационных сумматоров 4 и первые коммутато ры 7 соединены с К-ми входами регистров 2, а через триггеры 6 переполнения-.5 7038с И -ми разрядами регистров 3, 1 - евыходы регистров 3 предыдущих блоковсоединены с (1 - 1)-ми входами регистров 3 последующих блоков,Регистры 2 соединены следующиМ образом. 1 -е прямые выходи предыдущихрегистров 2 соединены с 1 -ми входамипоследующих регистров 2, кроме ( К+ 1)ых выходов регистров 2 К -ых блоков устройства ( К, , п), соединяюшихся с К-ми входами последующих регистров 2 через коммутаторы 7. Инверсные и прямые выходы регистров 2 соединены также с входами коммутаторов 8,Входы первой группы входов каждогоэлементе И-ИЛИ 9-11 соединены с управляющей шиной "умножение" ( Х), с первым выходом регистра 3 и с прямым выходом соответствующего разряда регист-"ра 2. Входы второй группы входов этихже элементов соединены с управляющейшиной "деление" (: ), с инверсным выходом соответствующего разряда регистра2 и с выходом триггера 6 переполнения,Входы третьей группы входов соединеныс управляющей шиной извлечение квадратного корня (Г), с инверсным выходом (для К+1-ых И-ИЛИ коммутатора 8К-го блока устройства) нли с прямым вЬходом (для всех остальных элементов31И-ИЛИ коммутатора 8) регястра 2 и свыходом триггера 6 переполнения,Входы первой группы входов элемента И-ИЛИ коммутатора 7 соединены с35управляющей шиной "умножение, делениеф,а входы второй группы входов соеянненыс управляющей шиной "извлечение квадратного корня" и с тактирующим входомТИ 2,Сложение производитси только в двухмладших разрядах с запоминанием переноса в отдельных триггерах, не показанныхна чертеже, с последующей перезаписьюрезультата предыдущей ступени обработки45в последующую,Умножение массива чисел в арифметическом устройстве происходит следующимобразом,Первое множимое поступает в регист-5 оры 2 1-го блока, а первый множительв регистр 3, причем он располагаетса таким образом, что 1-й разряд регистра 3 младший разряд множителя.Умножение производят, младшими разрядами вперед при неподвижном множимомпоследовательно параллельным способом.В первой ступени обработки все разрядымножимого регястра 2 умножают нв 1-й О 4 6младший Разояд множителя регистра 3,Если 1-ый разряд множителя равен едщпще, содержимое регистра 2 проходит на сумматор .4 и складывается с нулевыми значениями регистра 1. В сумматоре 4 обрвзуетса первая частичная сумма произведения первого множимого на 1-й разрядпервого множителя,Со сдвигом вправо первая частичнаясумма передается в регистр 1 2-го блока, Первое мнохамое перенисывают в регистр 2 прямо, а множитель - в регистр3 со сдвигом влево, твк что отбрасывается его 1-й младший разряд,Во втором такте в освободнвпжеся регистры 1-го блока поступают два следую- .щих числа, которые надо перемножить.Аналогичным образом получают в сумматоре 4 первую частичную сумму произведения второго множкмого на 1-й разрядвторого множителя.Одновременно во 2-ом блоке в сумматоре 4 складЫввют первую частичную сумму регистра 1 с частичным произведением первого множимого регистра 2 на 2-йразряд первого множителя, получая такимобразом вторую частичную сумму первойпары сомножителей.Далее производят перезапись содержимых регистров и сумматоров 1-го и 2 гоблоков в последующие и прием третьейпары сомножителей в 1 й блок,. Таким образом, на выходе сумматора4 й -го блока полное произведение первойпары чисел будет достигнуто через И тактов, а произведение всех последующих парчисел будет появлятьса на выходе сумматора через каждый такт. Число тактов для. Ь ц -разрядных чисел равно в -1 л,Деление выполняют методом деления,без восстановлении остатка,Первое делимое заносят в регистр 11-го блока, первый делитель в регистр2. Частное получают в регистре 3, причем.старший разряд заносят в-й разрядГрепстра. Вычитание производят сложением в обратном модифицированном коде.Передачу остатка иэ сумматора 4 врегистр 1 последующего блока производятс одним сдвигом. влево, но так квк цеписдвига построены с одним сдвигом вправо, то для получения необходимого сдвкга производят двв сдвига влево и регистре 1, Делитель передают прямо в регнстр 2, а цифры частного передают нарегистр 3 со сдвигом влево. Последующие пары цифр поступают в освободившиеся регистры, Окончательный результат7038047 8деления получают на выходе регистра 3 Ф о р м у л а и э о б р е т е н и яИ-го блока.Знаковые разряды сумматора 4 через 1. Арифмеетичежое устройство, содерузел 5 анализа переполнения комбинапи- жащее )1 последовательно соединенныхонного сумматора 4 и триггер 6 перепол однотипных блоков, причем каждый блокпения управляют восстановлением остатка содержит два регистра, комбинационныйв комбинационном сумматоре 4 и опреде- сумматор и триггер, выходы первого реляют цйфру частного, При йоложител гистра каждого блока соединены с первойном остатке в регистр 3 в Й-й разряд группой входов комбинационного сумматоэаписывают ф 1 ф, а при отрицательном -"О0 ра того же блока, вьсход 1 -го разрядаи восстанавливают предыдущий остаток, (1 - О, , И) кобминационного сум не производя вычитания в сумматоРе 4 матора ( К)-го блока ( К = 2, , И )Извлечениеквадратногокорня"вьшолня- соединен со входом ( 1 + 1) го Разрядают фшкольнымф методом. ВсеРегийРы"первого регистра К-го блока, выход1 и 2 и триггеры 6 сбрасывают в 0", 15 1-го разряда второго регистра ( К)- а затем регистры 2 устанавливаот в "1". го блока подключен ко входу 1 -гоПервое"йодкоренное вь 1 ражейиепоступаетразряда второго регистрд К =.о блока,в регистр 1, а затем в сумматор 4; гдевходы первого и второго регистров первопроисходит вычитание (сложение в обрат- го блока соединены с первой и второйном модифицированном коде) содержймоГо 20 группами входов устройства, о т л и ч а- "регистра 2 с пропуском 2-йо разряда, ю щ е е с я тем, что, с целью расшире(101111 ). Знаковый разряд определя- ния функциональных возможностей устрой Ет зйЫение"пэрвогб чйсла результата вства, заключающегося в возможности выобратном коде, который записйвают во нолненияопераций деления и извлечениявтороМ такте ТИ 2 через коммутатор 7 в 25 квадратного корня, каждый блок устрой. 1-й разряд регистра 2, При положитель- сгва, содержит третий регистр, узел анайой сумме ф 1 ф на выходе триггера 6 не лиза переполнения комбинационного сумпрепятствует сложенко содержимого ре-. матора первый и вторей коммутаторы,гистров 1 и 2,а врезультат записываю.входы узла анализа переполнения комби"Оф, При отрицательной сумме производят 50 национного сумматора каждого блока соевосбтановление значения подкоренного вы- динены с выходами знакового разряда комражения, а в результат записывают 1 бинационного сумматора, а выход подклюСодержимое сумматора 4 йереписыва- чен ко входу триггера и первому входуют в регистр 1 2-го блока айалогичйопервого коммутатора, выхдд триггера под"операции деления (со сдвигом влево на З 5 ключен ко входу Ь -го разряда третьегодва разряда). Значение 1-го разряда ре-регистра и первому входу каждого раэрягистра 2 переписывают в этот же Разряд да второго коммутатора, второй вход кото"регистра 2 последующего блока. В осно- . рого уединен с выходом первого разря)бодившийся регистр 1-Го блока принима- да третьего регистра, третий и четвертый40ют новое подкоренное значение взводы сбединены с прямым и инверснымВ 1-ом блокепроизводят бпеРацйю над выходами соответствующего разряда втовторым ойерандом,одковременно во второй рого регистра, выходы второго коммутаступенй продолжают действия над втор тора соединены со второй группой входовоперандом. Результат получают на выхо- ,комбина 5 аонйоЫ сумматора, второй входде регистра 2 -го блока в обратном ко-, первого коммутатора К-го блока соеди 45де ": "" ", нен с выходом К -1 о разряда второго регистра ( К)-го блока, второй вход перАрифметическое устройство при -мини- вого коммутатора первого блока соединенмальных дополнениях пригодно для об- со входом устройства, первый, второй иработки операндов, представленных с пла-. третий управляющие входы первого коммувающей запятой,татора соединены соответственно с управляющей шиной умножения и делении, упСовмещение операций во времени поэ- равляющей шиной извлечения корня и так волилб получить структуру устройства бо . товой шиной устройства, вьпсод 1 -го раз.55. лее экономичную по объему оборудования ряда третьего регистра (1 д 2, , И )и количеству связей между. узлами, чем . (К)-го блока соединен со входом,при параллельной работе отдельных ариф-, ( - 1) го разряда третьего регистраметических узлов. К-го блока, входы третьего регистра пер9вого блока соединены с третьей группой входов устройства, первый, второй и третий управляющие входы второго коммутатора соединены соответственно с управляющими шинами умножения, деления и извлечения корня устройства, выход первого коммутатора и -го блока (Ф= 1, и ) соединен со входом щ-го разряда второго регистра того же блока.2. Арифметическое устройство по и. 1, 1 о о т л и ч а ю щ е е с я тем, что первый коммутатор каждого блока устройства содержит элемент И-ИЛИ, первая групПа входов которого соединена со вторым н первым управляющим входами коммутатор 15 ра, а вторая группа входов - с первым и вторым и третьим управляющими входами ком мут ат ор а е3. Арифметическое устройство по п. 1, отличающее ся тем,чтовто- гО рой коммутатор каждого . К -го (К 1, , И) блока устройства содержит И эле ментов И-ИЛИ (по одному в каждом раз 10ряде), причем первая группа входов каждого элемента И-ИЛИ соединена с первымуправляющим, вторым и третьим входамикоммутатора, вторая группа входов соединена со вторым управляющим, первым ичетвертым входами коммутатора, первыйи второй входы третьей группы входовпервого - И -го элемента И-ИЛИ соединены с третьим управляющим и первымвходами коммутатора, третий вход третьей группы входов ( К+ 1) го элемента И-ИЛИ соединен с четвертым входомкоммутатора, а третъи входы группы входов остальных элементов И-ИЛИ соединены с третьими входами коммутатора,Источники информаиии,принятые во внимание при экспертизе1, Авторское свидетельство СССРМ 234753, кл. 6 06 Г 7/38, 1967.2. Патент США М 3535498,кл. 235-164, 1970.3. Авторское свидетельство СССРМ 479111, кл. О 06 Г 7/52, 1973,