Устройство для решения разностных краевых задач

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВНДИЕЙЬСТВУ(51) М, Кл 6 06 У 1 З Государственный комитет СССР но делен изобретений н открытий(23) Приор тетковаио 15,10,79.бюллетеньЗ Опуб 3) УДК 68.1 1 4 ( 088. 8) Дата бликования описания 20.10,79 2) Автор . изобретени В, Ладыженский о " ,н тР с ".Ы; г. и,Донецкий ордена Трудового Красног политехнический институт(54) УСТРОЙСТВО РАЗНОСТНЫХ РЕШ ВЬ 2 Изобретение относится к области вычислительной техники и может быть использовано .в универсальных и специализированных цифровых вычислительных системах при решении краевых задач дляуравнений в частных производных и обыкновенных дифференциальных уравнений.Известно устройство для решения ал- , гебраических уравнений содержащее блоки ввода и вывода, управляющие входы которых подключены к выходу блока уп-, равления, комбинационные цифровые сумматоры по числу неизвестных, первые входы которых соединены с выходами блока ввода, матрицу комбинационных множительных блоков по числу коэффициентов уравнений, первые входы которых подключены к соответствующим выходам блока ввода, выходы комбинационных множительных блоков каждой строки матрицы под, ключены ко второму входу соответствуюшего комбинационного цифрового сумматора, выход которого подключен ко вторым входам комбинационных множительных блоков соответствующего столбца матрицыи выходу блока вывода, а также группублоков для обеспечения стабильности работы устройства 1 1,5Недостатком рассмотренного устройства является большое количество операционных блоков. Число сумматоровравно числу неизвестных, число множительных блоков равно квадрату числа неиэ- Овестных. Поэтому с увеличением порядка решаемой системы уравнений числосумматоров растет пропорционально числу неизвестных, а число множительныхблоков увеличивается пропорционально 15квадрату числа неизвестных. Вследствиеэтого увеличивается также число связей между блоками. Указанные факторыделают рассмотренное устройство неэкономичным по затратам оборудованиядля решения больших систем линейныхалгебраических уравнений, возннкаюшнхв краевых задачах для уравнений в частных производных и обыкновенных диффе86 ) 4 253ренциальных уравнений, и снижает егонадежность,Наиболее близким к данному является устройство, содержащее блок. управления, блок ввода-вывода, первый и вто 5рой блоки памяти, выполненные нв сдвиговых регистрах, первый и второй сумматоры, первый и второй блоки умножения, группы элементов И, группы элементов И-ИЛИ, причем выходы первых10разрядов сдвиговых регистров первогоблока памяти подключены через элементы И первой группы к первой группевходов первого блока умножения, выходы ( М Ф 1 ) "Х разрядов сдвиговых регистров второго блока памяти подключены к первым входам элементов И-ИЛИпервой группы, выходы которых соединены с первой группой входов первогоблока умножения, группа выходов блока 20ввода-вывода соединена с первыми входами элементов И-ИЛИ второй группы,выходы которых подключены ко входампервых разрядов сдвиговых регистровпервого блока памяти, выходы первогои второго блоков умножения через элементы И второй и третьей групп подключены к первым входам первого и второго сумматоров соответственно, управляющие входы элементов И всех группи элементов И-ИЛИ всех групп подключены к выходам блока управления 2 ,Рассмотренное устройство имеет низкое быстродействие, так как реализуетпоследовательный принцип вычислений,Кроме того, оно имеет ограниченныефункциональные возможности, обусловленные тем, что выход сумматора связансо входом записи информации и первые40(левые) разряды второго блока памяти,выходы первых рвзрядов второго блокапамяти связаны с устройством ввода-вы-вода, вход записи информации в первыеразряды первого блока памяти связан сустройством ввода-вывода. Поэтому дан 45ное устройство не позволяет решать разностные краевые задачи.Иелью изобретения является повышение быстродействия устройства и расши 50рение класса решаемых задач,Указанная цель достигается тем, чтов устройство введены первый и второйблоки деления, причем выходы первогоблока деления подключены ко вторым55входам элементов И-ИЛИ второй группы,выходы второго блока деления соединены с первыми входами элементов И-ИЛИтретьей группы, выходы которых подсоединены ко входам первых разрядов сдвиговых регистров второго блока памяти, выходы первого сумматора подсоединены к первым входам элементов И-ИЛИ четвертой группы и через элементы И четвертой группы с первыми группами входов первого и второго блоков деления, выходы элементов И-ИЛИ четвертой группы сое- динены с соответствующими входами ( М + 3 )-х разрядов сдвиговых регистров второго блока памяти, выходы второго сумматора через элементы И пятой группы соединены со второй группой входов второго блока деления, вторая группа входов первого блока деления через элементы И шестой группы соединены с группой выходов блока ввода-вывода, выходы ( Я 41 )-х разрядов сдвиговых регистров второго блока памяти через элементы И седьмой группы подключены ко втбрым входам элементов И-ИЛИ третьей группы, к группе входов блока ввода-вывода, и через элементы И восьмой группы ко второй группе входов второго сумматора, группа выходов блока ввода- вывода соединена со вторыми входами элементов И-ИЛИ первой группы, первыми входами элементов И-ИЛИ пятой группы, и через элементы И девятой группы к первой группе входов второго блока умножения, выходы первых разрядов сдвиговых регистров второго блока памяти соединены со вторыми входами элементов И-ИЛИ четвертой и пятой групп, и через элементы И десятой группы подключены ко второй группе входов второго блока умножения, выходы элементов И-ИЛИ пятой группы соединены со вто-рой группой входов первого сумматора, управляющие входы блоков памяти, блоков деления, блоков умножения и сумматоров подключены к выходам блока управления.Такое выполнение устройства обеспечивает его высокое быстродействие за счет совмещения вычислительных операций и процедуры ввода-вывода.На фиг. 1 показана конструкция блоков памятивыполненных на сдвиговых регистрах; на фиг. 2 - схема устройства для решения разностных краевых задач,Блок памяти выполненный нв сдвиговых регистрах имеет входы 1 в первые разряды сдвиговых регистров, выходы 2 информации из первых регистров сдвиговых регистров, сдвиговые реверсивные регистры, один из которых 35 691865 бслужит для х анения стаявших ау . р тврших разрядов Работа устройства происходит следуючисел, управляющие входы 4 служащие шим образомдля сдвига информации вправо и влево, Блок вводв-вывода 7 по сигналам бловходы 5 (Я1( )-х разрядов сдвиговых . ка управления 6 записывает значениерегистров, выходы 6 (Я Ф 1 )-х разря В и значение 1 в первые разрядыдов сдвиговых регистров. регистров первого блока памяти 16 и вУ стройство для решения разностных первые разряды регистров второго блокакраевых задач содержит: блок ввода-вы- памяти 17 соответственно. Эти операвода 7, первую группу алементо И 8, ции соответствуют формулам (2) рекурблок управления 9, первый блок умно О рентного алгоритма,жения 10, второй блок умножения 11, Далее устройство работает по следуюпервый сумматор 12, второй сумматор щему циклическому алгоритму соответ 13. Первый блок деления 14, второй ствуюшему формулам (3) - (4). Блокблок деления 15, первый блок памяти, ввода-вывода выдает очередное Я Нввыполненный на сдвиговых регистрах 16, 15 входы блоков умножения 10 и 11 постувторой блок памяти, выполненный на сдви- пают значения Д сА хранящиесговых регистрах 17, вторая группа эле- вых разрядах регистров 16, Я, хрв 1ментов И 18, первая группа элементов няшиеся в первых разрядах регистров 17,И-ИЛИ 19, вторая группа элементов И- . причем с; поступает с обратным знаком.ИЛИ 20, третья группа элементов И 21, 2 О Начинается вычисление произведения втретья грунпв элементов И-ИЛИ 22, чет-обоих блоках умножения по формулам (3),вертая группа алемецтов И 23, четвер-. (4). Содержимое регистров 16 и 17 сдвитая группа элементов И-ИЛИ 24, пятая гается на один разряд вправо, освобожгруппа алементов И 25, пятая группа дая первые разряды регистров памяти дляэлементов И-ИЛИ 26, шестая группа 25 приема информации. Далее блок вводаэлементов И 27, седьмая группа элемен- вывода выдает С и Р . Значения Гтов И 28, восьмая группа элементов и Г и вычисленные произведения с выИ 29, девятая группа элементов И 30,хода блоков умножения 10, 11 поступадесятая группа алементов И 31, управ- ют на входы сумматоров 12, 13 где вызоЭ Рляюшие входы 32 элементов групп И, о полняют суммирование по формулам (3),И-ИЛИ, блоков памяти, блоков умноже- (4). Блок ввода-вывода выдает Ьния, блоков деления, сумматоров, выхо- . Ъ; подается на вторые входы первогоды блока управления ЗЗ, блока деления 14, (входы делимого), аУстройство решает разностные крае- значение нв выходе второго сумматоравые задачи вида 13 подается на вторые входы (входы деА У -С Ъ ФЗУ =-Р лимого) второго блока деления 15, знв 111 учение на выходах первого сумматора 121=01 Х(4) подается на первые входы (делителя)Ао О, Соф 1 1 С =11 В =ОО 1 О 1 М 1 И 4 Ообоих блоков деления 14, 15. Результатпо рекурентному алгоритму деления с выходов первого блока деления14 записывается в первые разряды сдви(2)говых регистров перзого блока 16, в реВ; зультат деления с выходов второго блокаф -С;-К,.Ь 1 1 (3) деления 15 записывается в первые разряды сдвиговых регистров второго блока/1. - 1 11- , памяти 17, Описанный циклический алЯ,в Р1+ф 1 с 1 горитм выполняется в течение Н тактовработы устройства. В результате, в сдвиУ=Ф,( (5) говых регистрах первого и второго блоков50памяти 16 и 17 будут записаны коэффи 1 Ф 1 11 А 1 (6) циенты с и /51, причем значения а,и /Ь, будут записаны в (М+1 )-х разря 1 ф 1 двх сдвиговых регистров, в значенияОЙгде А ВУ - известные величиныи/Ъбудут храниться в первых разря 1) 111 1У - искомое решение за- двх сдвиговых регистров. Нв этом закан-дачи;чивается первый атап вычислений,М, /Ь - промежуточные коэф- Нв втором атвпе работы устройства ре ) Д 1фициенты, анализируются вычисления по формулам (5 ), (6 ),865 Я 7 691Происходит сдвиг влево в сдвиговых регистрах первого блока памяти 16 и циклический сдвиг влево в сдвиговых регистрах второго блока памяти 17, В результате циклического сдвига значения первых разрядов слвиговых регистров второго блока памяти 17, в которых хранится /Ь = Ч будут переписанынц нв освободившиеся (й1 )-е разряды сдвиговых регистров второго блока памя- О ти 17.Затем устройство работает по следующему циклическому алгоритму. Значениехранящееся в (й Ф 1 )-х раз 4рядах сдвиговых регистров второго блока па. мяти 17 поступает на входы первого блока умножения 10. Одновременно на входы первого блока умножения подается Ж, хранящееся в первых разрядах сдвиговых регистров первого блока памяти 16. 20 Выполняется операция в блоке умножения 10, Значение /Ьхранящееся в первых разрядах сдвйговых регистров второго блока памяти 17, поступает на входы сумматора 12, Одновременно про 25 изведение с выходов первого блока умножения 10 поступает на входы сумматора 12, Производится суммирование, Далее производится сдвиг на один разряд влево в сдвиговых регистрах блоков па 30 мяти 16, 17 При этом требуемые на следующем шаге вычислений значениями и Доказываются в первых разрядах соответствующих сдвиговых регистров, а ( Я+ 1 ) -е . разряды сдвиговых регистров второго блока памяти 17 освобождаются для приема вычисленного значения. Производится запись результата с выходов сумматора 12 в (Я 11 )-е40 разряды сдвиговых регистров второго блока памяти 17, В результате выполнения описанного алгоритма в течение М тактов в сдвиговых регистрах второго блока памяти 17 окажутся значения У,о) 45У, , У, Величина У будет зе 9ЭМ писана в первых разрядах сдвиговых регистров второго блока памяти 17, а величина Уб будет храниться в ( Я +1 )-х разрядах. Блок управления 6 обеспечивает требуемую синхронизацию работы устройства. Порядок выдачи информации наблок ввода-вывода в этом случае Уо ,У , У. Вывод решений может производиться также в процессе его получе ния. В этом случае решение будет выдано в порядке У 14 447 оПоследний способ выдачи информации ,увеличивает ,быстродействие устройстем, так как позволяет использовать ком- поненты решения краевой задачи сразу в процессе их получения.Высокое быстродействие устройства по сравнению с прототипом обеспечивается параллельным вычислением знаменателя формул (3) и (4) и числителя формулы (4), параллельным выполнением операций умножения и сдвига в регистрах памяти, одновременным выполнением операции деления в обоих блоках деления, совмещением во времени вычислений и процесса выдачи информации из устройства.Точность решения в устройстве не зависит от числа шагов, а определяется количеством двоичных разрядов в прелставлении обрабатываемых чисел,Формула изобретения Устройство для решения разностных краевых задач, содержащее блок управления, блок ввода-вывода, первый и второй блоки памяти, выполненные на сдвиговых регистрах, первый и второй сумматоры, первый и второй блоки умножения, группье элементов И, группы элементов И-ИЛИ, причем выходы первых разрядов сдвиговых регистров первого блока памяти подключены через элементы И первой группы к первой группе входов первого блока умножения, выходы (К1 )"х разрядов сдвиговых регистров второго блока памяти подключены к первым входам элементов И-ИЛИ первой группы, выходы которых соединены с первой группой входов первого блок умножения, группа выходов блока ввода-вывода соединена с первыми входами элементов И-ИЛИ второй группы, выходы которых подключены ко входам первых разрядов сдвиговых регистров первого бло- ка памяти, выходы первого и второго блоков умножения через элементы И второй и третьей групп подключены к первым входам первого и второго сумматоров соответственно, управляющие входы элементов И-ИЛИ и элементов И всех групп подключены к выходам блока управления, о т л,и ч а ю щ е е с я тем, что,с целью повышения быстродействия и расширения класса решаемых задач, в него введены первый и второй блоки деления, причем выходы первого блока деления подключены ко вторым входам элементов И-ИЛИ второй группы,9 69 выходы второго блока деления соединены с первыми входами элементов И-ИЛИ третьей группы, выходы которых подсоединенй ко входам первых" разрядов сдвиговых регистров второго блока памяти, выходы первого сумматора подсоединэны к первым входам элементов И-ИЛИ чет- вертой группы и через элементы И четвертой группы с первыми группами входов первого и второго блоков деления, выходы элементов И-ИЛИ четвертой группы соединены с соответствующими входами (Я Ф 1 ) х разрядов сдвиговых регистров второго блока памяти, выходы второго сумматора через элементы И пятой группы соединены со второй группой входов второго блока деления, вторая группа входов первого блока деления через элементы И шестой группы соеди-, нена с группой выходов блока ввода-вывода, выходы (Я+1 )"х разрядов сдвиговых регистров второго блока памяти через элементы И седьмой группы подключены ко вторым входам элементов И-ИЛИ тре- тьей группы, к группе входов блока ввода-вывода, и через элементы И восьмой 1865 10группы ко второй группе входов второгосумматора, группа выходов блока вводавывода соединена со вторыми входамиэлементов И-ИЛИ первой группы, первыми входами элементов И-ИЛИ пятой груп пы, и через элементы И девятой группык первой группе входов второго блокаумножения, выходы первых разрядов сдвиговых регистров второго блока памяти 30 соединены со вторыми входами элементовИ-ИЛИ четвертой и пятой групп, и черезэлементы И десятой группы подключеныко второй группе входов второго блокаумножения, выходы элементов И-ИЛИ пя той группы соединены со второй группой входов первого сумматора, управляющие входы блоков памяти, блоков деления, блоков умножения и сумматоровподключены к выходам блока управления, 20 Источники информации,Впринятые во внимание при экспертизе1. Авторское свидетельство СССРМо 482752, кл, 9 06 У 15/32, 1971,25 2, Лвторское свидетельство СССРХо 209030, кл. 6 06 Г 15/32, 1968,691865 и 6218/40 Тираж 780 Подписное БНИИПИ Государственного комитета СССР по дедам изобретений и открытий 113035, Москва, Б-З 5, Раушская наб., д. 4/5