Вычислительное устройство для определения соотношений между частотными сигналами

(43) Опубликовано 30.12.78. БюллетеньСССР лам изобрете и открытий 81.335 088.8)(45) Дата опублико ния описания 30.12.78 2) Автор изобретени 31. Б. Соколовск 71) Заявител 54) ВЪ 1 ЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИ СООТНОШЕНИЙ МЕЖДУ ЧАСТОТНЫМИ СИГНАЛАМИ(1)щей ЧИП;обратной связи.недостаточно дляческих н динами - зад де ,а, - частота задаю Ь - частота ЧИП Этой информации явно олучения высоких стаИзобретение относится к области вычислительной техники и может быть использовано в системах фазовой автоподстройки частоты (ФАПЧ) в фазовых системах управления электроприводами, в частности в регуляторах скорости и соотношения скоростей.Известны вычислительные устройства для определения соотношений, в частности разности частотных сигналов 1 Ц, содержащие 10 триггеры, коммутаторы, интеграторы, формирователи сигналов и логические элементы.Недостатком известных устройств яв ется относительно узкий класс решае задач.Наиболее бл;"ким техническим решением к данному изобретению является вычислительное устройство для определения соотношений между частотными сигналами 20 12), содержащее триггер, установочные входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора, интегратор со сбросом, управляющий вход ключа сброса 25 которого подсоединен через блок задержки к выходу формирователя сигналов, счетный триггер, второй коммутатор, преобразователь частоты в напряжение, квадратор, первый фиксатор нулевого порядка, первый 30 ключ, элемент И и последовательно соединенные выпрямитель, пороговый элемент, элемент НЕ, выход которого соединен с первым входом элемента И, подключенного вторым входом к выходу формирователя сигналов, вход первого ключа соединен с входом выпрямителя и с выходом интегратора со сбросом, а его выход подключен к входу первого фиксатора нулевого порядка, выход которого является первым выходом устройства, входы преобразователя частоты в напряжение и счетного триггера соединены с одним из входов устройства, выходы счетного триггера подключены к управляющим входам второго коммутатора, выход которого соединен с входом интегратора со сбросом, вход формирователя сигналов подсоединен к выходу счетного триггера.Недостатком прототипа является ограниченные функциональные возможности, так как он дает лишь информацию о разностной частоте (первой разности) входных частотно-импульсных последовательностей(3) 3ческих показателей в фазовых системах при использовании прототипа в качестве входного узла,С другой стороны известно, что введение в закон регулирования фазовых систем интегральной составляющей от ошибки по частоте где Лр - фазовый сдвиг между входнымиЧИП (например, при 0(Ьр(2 л), пропорциональный ошибке по пути 5 для случая фазового электро- привода;дифференциальной составляющей от ошибки по частоте где для случая фазового электропривода производная от разностной частоты соответствует ошибке по ускорению привода а, существенно повышает их статические и динамические характеристики соответственно.Целью изобретения является расширение функциональных возможностей известного устройства за счет определения производной и интеграла разностной частоты.Поставленная цель достигается тем, что устройство содержит сумматор, инвертор, второй и третий ключи, второй и третий фиксаторы нулевого порядка, выходы которых являются соответственно вторым и третьим входами устройства, и дополнительный интегратор со сбросом, информационный вход которого соединен с выходом первого коммутатора, выход дополнительного интегратора со сбросом через второй ключ соединен со входом второго фиксатора нулевого порядка, а управляющий вход ключа сброса дополнительного интегратора со сбросом - с выходом первого дополнительного блока задержки, подсоединенного входом ко входу устройства и к управляющему входу второго ключа, входы сумматора подключены соответственно к выходу основного интегратора со сбросом и через инвертор - к выходу первого фиксатора нулевого порядка, а его выход подсоединен через третий ключ ко входу третьего фиксатора нулевого порядка, управляющий вход третьего ключа подключен к выходу элемента И, который через второй дополнительный блок задержки подсоединен к управляющему входу первого ключа, информационный вход и выход первого коммутатора соединены соответственно с выходом преобразователя частоты в напряжение и со входом квадратора, выход которого подключен к информационному входу второго коммутатора,Такое устройство имеет более широкие функциональные возможности за счет получения дополнительной информации о разностной частоте входных ЧИГ 1.На фиг. 1 изображена схема устройства; на фиг, 2 - временные диаграммы, поясняющие работу устройства.Устройство содержит основной триггер 1, установочные входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора 2, интегратор 3 со сбросом, управляющий вход ключа 4 сброса которого подсоединен через блок 5 задержки к выходу формирователя 6 сигналов, счетный триггер 7, второй коммутатор 8, преобразова 15 тель 9 частоты в напряжение, подсоединенный к квадратору 10 через первый коммутатор 2, первый фиксатор 11 нулевого порядка, первый ключ 12, элемент И 13 и последовательно соединенные выпрямитель20 14, пороговый элемент 15 и элемент НЕ 16,выход которого соединен с первым входомэлемента И 13, подключенного вторым входом и выходом соответственно к выходуформирователя 6 сигналов и к управляющему входу ключа 12 через блок 17 задержки, вход этого ключа соединен со входом выпрямителя 14 и с выходом интегратора 3, а его выход подключен ко входуфиксатора 11, входы преобразователя 9ЗО частоты в напряжение, счетного триггера 7и дополнительного блока 18 задержки соединены с одним из входов устройства, а ихвыходы подключены соответственно к свободным входам порогового элемента 15 и кЗ 5 управляющим входам коммутатора 8, к управляющему входу ключа 19 сброса. Информационный вход коммутатора 8 подключен к выходу первого коммутатора 2 черезквадратор 10, а выход - ко входу инте 40 гратора 3, вход формирователя 6 сигналовподсоединен к выходу счетного триггера 7,вход дополнительного интегратора 20 сосбросом соединен с информационным выходом коммутатора 2, а выход - с фиксато 45 ром 21 нулевого порядка через второй ключ22, причем управляющий вход ключа 22подключен ко входу устройства. Входы сумматора 23 подключены через инвертор 24 квыходу фиксатора 11 нулевого уровня по 50 рядка и к выходу интегратора 3 со сбросом, а выход - к третьему фиксатору 25нулевого порядка через третий ключ 26, управляющий вход которого подсоединен квыходу элемента И 13 и входу блока за 55 держки 17.Коммутатор 2 или 8 состоит, например,из двух цепей, работающих поочередно,причем, если первая цепь - инвертор 27и ключ 28 перемены знака, то вторая -60 ключ 29 перемены знака,Устройство работает следующим образом.На преобразователь 9, один из входовтриггера 1, на вход триггера 7 со счетнымвходом и дополнительный блок 18 задерж 65 ки подается задающая ЧИП Зад по фиг, 2 а,(10) где ЛТ 1 - этот же времени. С учетом (6) Угок щем случае вид(12) 5а на другой вход триггера 1 подается ЧИП обратной связи ос по фиг. 2 б. При этом на выходах основного триггера 1 получаем сигналы по фиг, 2 в и 2 г. Эти сигналы поступают к управляющим входам первого коммутатора 2, Выходной сигнал преобразователя 9 О - Юзад (4) поступает через коммутатор 2 на входы 10 квадратора 10 и дополнительного интегратора 20. При этом сигнал У, на выходе коммутатора 2 имеет вид по фиг. 2 д.На выходе дополнительного интегратора 20 получим сигнал по фиг. 2 и в связи с периодическим замыканием ключа 19 сброса от импульсов, задержанных относитель- НО ЗадаЮщЕй ЧИП зад На ВрЕМя то И ПОСтупающих на его управляющий вход из дополнительного блока 18 задержки, причем конечное значение интеграла в конце каждого периода Тзад=15 адТ - ьт Тзаа Зо где Тго - постоянная интегрирования дополнительного интегратора 20 сосбросом (для простоты на рассматриваемом интервале считаемза постоянной величиной).35На фиг. 2 д начальный сдвиг по фазе между входными ЧИП3(6) Таад40 сдвиг между ЧИП во по (5) принимает в обгде Ьр - наблюдаемая часть фазовогосдвига (0(Лр(2 л) .В момент кратковременного замыкания 50 второго ключа 22, работающего от импульсов зад, поступающих на его управляющий вход со входа УстРойства, сигналы Угок передаются на второй фиксатор 21 нулевого порядка, причем на его выходе мы полу чаем напряжение Упо фиг, 2 к (У= = Угок)Сигнал У пройдя через квадратор 10 без искажений формы, имеет амплитудуКо : КООК 0 1 зад (8) и поступает на сигнальный вход второго коммутатора 8, на управляющие входы которого подаются сигналы по фиг. 2 е, 2 ж с выходов счетного триггера 7, В связи с 65 6этим сигнал на выходе второго коммутатора У 8 имеет вид по рис. 2 л.Сигнал У 8 поступает на вход интегратора 3 со сбросом и на выходе последнего преобразуется к виду Узк, показанному на фиг. 2 м, в связи с периодическим замыканием ключа 4 сброса, на управляющий вход которого с блока 5 задержки поступают импульсы с задержкой тг относительно задающей ЧИП (см. фиг, 2 а, 2 з).Известно, что начальный сдвиг по фиг, 2 д(7 зад 7 ос): Р зад 7 ос (9) где Л= Гзад атос - разностная частота,Определим конечное значение интеграла Уак на выходе интегратора 3 в момент поступления каждого нечетного импульса из задающей ЧИП (при периодичности интервалов интегрирования 2 Т) с учетом фиг. 2 л. Таад - Ьтг гтааа - Ьта гтааа ма- ( а+0 Та - ьТ, 2 та - ьт где Т, - постоянная интегрирования интегратора 3.С учетом (8) и (10)КгУ 1 О 0 .Таад ьддс (11)Тз УосВ момент кратковременного замыкания ключа 12 от импульсов, поступающих на его управляющий вход с блока задержки 17 с задержкой т 1 (2 т 1=тг) относительно задающей ЧИП (см. фиг. 2 а, 2 з), сигналы У,к передаются на фиксатор 11, причем на его выходе мы получим напряжение Упо фиг, 2 н. Область применения устройства - малое рассогласование частот входных сигналов, т. е. отношение частот входных сиг- налов В связи с этим сигналУ=Узк=К М. где2 К 1 О К,2К=ТзСигнал У(с), соответствующий Узк (1),пройдя через инвертор 24, поступает с противоположным знаком вместе с текущимсигналом У,к на вход сумматора 23 и вмомент поступления очередного нечетногоимпульса задающей ЧИП формирователь 6сигналов формирует импульсы (см. фиг. 2 з),которые через элемент И 13 при отсутствии7запрета поступают на управляющий входключа 26, т. е. на фиксатор 25 нулевого порядка передается сигналУ(с+ 1):= 11 зк(с+ 1) - У(с) ==К,РГ(+1) - ЛР(О = КОЪ (14)где Я - вторая разность частот входныхЧИП.Для рассматриваемого соотношения входных ЧИП (при Л 1=сопз 1) сигнал Уж будетиметь вид по фиг. 2 о,Необходимо отметить, что в случае фазового сдвига, превышающего 2 л, т. е. в зонеЛср=2 пК (К=О, 1, 2, ), возможны кратковременные всплески производных Л иЛср", которые могут исказить работу устройства (см. пунктирные линии на фиг,2 л - 2 о). Для ликвидации этого отрицательного явления предусмотрен контроль зауровнем конечного значения интеграла У,к(цепочка: выпрямитель 14, пороговый элемент 15, элемент НЕ 16), причем сигналЕ подаваемый с выхода преобразователя9 па свободный вход порогового элемента15, пропорционален частоте. В связи с этимзадается варьируемый допустимый уровеньошибки Л 1 в зависимости от текущего значения , т. е, относительное значениеошибки для обеспечения надежнойУЗд Дработы устройства в широком диапазонечастоты задПри/- Яоп на выходе поРогово оэлемента 15 формируется сигнал 1, который, проходя через элемент НЕ, преобразуется в сигнал 0, поступающий на первыйвход элемента И и блокирующий (запрещающий) прохождение импульсов с выхода формирователя сигналов 6 на ключи12, 26.Таким образом по (7), (13), (14) видно,что на выходах фиксаторов 21, 11 и 25 мыполучаем сигналы, пропорциональные интегральной составляющей от Л 1, Л 1 и дифференциалу от Л 1 соответственно, причемполучение сигналов по (7) и (14) дает дополнительную по сравнению с основнымустройством информацию о изменении разностной частоты, существенно расширяя егофункциональные возможности, а следовательно, и область применения.Применение вычислительного устройствадля определения соотношений между частотными сигналами в качестве входногоузла различных фазовых систем регулирования позволяет расширить область втягивания их в синхронизм и удержание в синхронизме при различных внешних возмущени.ях, а следовательно, расширить областьприменения фазовых систем, например, систем регулирования электропривода за счетоперативной выдачи информации об ошибках по пути, скорости и ускорению от одного датчика на валу привода, если информа 10 15 20 25 Зо 35 40 45 50 55 60 65 8ция о характере вращения вала выдаетсяв виде частотного сигнала,Формула изобретения Вычислительнос устройство для определения соотношений между частотными сигналами, содержащее триггер, установочные входы которого являются входами устройства, а выходы подключены к управляющим входам первого коммутатора, интсгратор со сбросом, управляющий вход ключа сброса которого подсоединен через блок задержки к выходу формирователя сигналов, счетный триггер, второй коммутатор, преобразователь частоты в напряжение, квадратор, первый фиксатор нулевого порядка, первый ключ, элемент И и последовательно соединенные выпрямитель, пороговый элемент, элемент НЕ, выход которого соединен с первым входом элемента И, подключенного вторым входом к выходу формирователя сигналов, вход первого ключа соединен со входом выпрямителя и с выходом интегратора со сбросом, а его выход подключен ко входу первого фиксатора нулевого порядка, выход которого является первым выходом устройства, входы преобразователя частоты в напряжение и счетного триггера соединены с одним из входов устройства, выходы счетного триггера подключены к управляющим входам второго коммутатора, выход которого соединен со входом интегратора со сбросом, вход формирователя сигналов подсоединен к выходу счетного триггера, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет определения производной и интеграла разностной частоты, оно содержит сумматор, инвертор, второй и третий ключи, второй и третий фиксаторы нулевого порядка, выходы которых являются соответственно вторым и третьим выходами устройства, и дополнительный интегратор со сбросом, информационный вход которого соединен с выходом первого коммутатора, выход дополнительного интегратора со сбросом через второй ключ соединен со входом второго фиксатора нулевого порядка, а управляющий вход ключа сброса дополнительного интегратора со сбросом - с выходом первого дополнительного блока задержки, подсоединенного входом ко входу устройства и к управляющему входу второго ключа, входы сумматора подключены соответ. ственно к выходу основного интегратора со сбросом и через инвертор - к выходу первого фиксатора нулевого порядка, а его выход подсоединен через третий ключ ко входу третьего фиксатора нулевого порядка, управляющий вход третьего ключа подключен к выходу элемента И, который через второй дополнительный блок задержкиподсоединен к управляющему входу первого ключа информационный вход и выход первого коммутатора соединены соответственно с выходом преобразователя частоты в напряжение и со входом квадратора, выход которого подключен к информационному входу второго коммутатора,6403111011 сточн информации,принятые во внимание прн экспертизе 1, Авторское свидетельство СССРМа 377799, кл. С 06 С 7/14, 1972,2. Заявка Мо 2166191, кл, С 06 С 714,1975, по которой принято положительное решение о выдаче авторского свидетельства,нпография, пр. Сапунова Заказ 2637/7 Изд.142 Тираж 799 НПО Государственного комитета СССР по делам изобрете 113035, Москва, Ж, Раушская наб д. 4/5 Поди испои открытий