Устройство для вычисления корня квадратного из суммы квадратов

(51) ИСАНИЕ ИЗОБРЕТЕНИ ОМУ СВИДЕТЕЛЬСТ АВ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(71) Таганрогский радиотехнический институт им, В,Д, Калмыкова(56) Авторское свидетельство СССРМ 813424, кл. 6 06 Р 7/552, 1979,Авторское свидетельство СССРМ 1405052, кл, 6 06 Р 7/552, 1988,(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ.КОРНЯ КВАДРАТНОГО ИЗ СУММЫ КВАДРАТОВ(57) Изобретение относится к вычислитель-ной технике и может быть использовано припостроении универсальных,и специализи- . Изобретение относится к вычислительной технике и может быть использовано ввычислительных машинах для аппаратноговичисления функции 2 = уХ Н. ус ллава.ющей запятой,Целью изобретения является расширение класса решаемых задач за счет возможности вычисления корня квадратного. вформе с плавающей запятой.,На фиг, 1 представлена функциональная схема устройства; на фиг. 2 - временнаядиаграмма работы устройства.Устройство содержит сумматоры 1-3,регистры 4 - 9, триггеры 10 и 11, мультиплексор 12, схема 13 сравнения с нулем, первый14 и второй 15 элементы НЕ, элемент ИИЛИ 16, три группы элементов И 17-19,группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ20, элементы И 21-23, элементы 24-26 запрета, счетчик 27, элементы ИЛИ 28-31,вход 32 задания аргумента, вход 33 задания роввнных цифровых вычислительных машин. Целью изобретения является расширение класса решаемых задач за счет возможности вычисления корня в форме с плавающей запятой. Эта цель достигается тем, что в устройство; содержащее четыре регистра, два сумматора, три группы элементов И, триггер, элемент НЕ, вводят третий сумматор, пятый и шестой регистры, мультиплексор, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, счетчик, устройство сравнения с нулем, три элемента И, три элемента запрета, четыре элемента ИЛИ, элемент И - ИЛИ, элемент НЕ, триггер. Изменение метода вычислений позволяет существенно расширить допустимый диапазон представления аргументов. 2 ил,порядка, с первого по девятый управляющие входы 34 - 42 устройства, вход 43 сдвига, вход 44 синхронизации устройства,, выход 45 результата, выход 46 порядка. десятый управляющий вход 47 устройства.Устройство работает следующим образом,Мантиссы операндов Х, У поступают навход 32 устройства, их порядки - на вход 33,В первом такте на устройство подается первый операнд, Его мантисса Мх по сигналу С 1поступающему на вход 34, записывается врегистр 4. Порядок операнда Пх записывается по сигналу С 2, поступающему на вход41, в регистр 9 и, пройдя через мультиплексор 12, группу элементов ИСКЛЮЧАЮЩЕЕИЛИ 20, сумматор 3 - в регистр 8.Мультиплексор 12 управляется сигна-лом СЗ, поступающим на вход 36. Группаэлементов ИСКЛ ЮЧАЮЩЕ Е ИЛ И упра вляется. элементом ИЛИ 30, элементом 25 за 3 1695295М 2 п= При Пх Пу ем прета и управляющими сигналами С 4, С 5, поступающими на входы 37 и 38. Запись в регистр 8 управляется сигналом Сб по входу 39, Запись в регистр 9 управляется элементом ИЛИ 31, элементом И 21 и сигналом С 7 по входу 40. К выходу регистра 8 подключена схема 13 сравнения с нулем. Во втором такте на входы 32 и 33 подается второй операнд. Его мантисса Му по сигналу СЗ с входа 35 записывается в регистр 5, порядок Пу поступает на входы регистра 9 и мультиплексора 12; Выходы регистра 4 соединены с входами группы элементов И 17, управляемых элементом 26 запрета.Выходы регистра 5 соединены с входами группы элементов И 18, управляемых элементом И 22, Выходы групп элементов И 17.и 18 соединены с входами сумматора 1, вы ходы последнего - с входами сумматора 2,К выходам последнего подключен регистр 7.Мантисса искомого результата М 7,формируется в регистре 6, порядок П 7. - в счетчике 27. Вход управления сдвигом в регистре 6 управляется элементом И 23, элементом ИЛИ 28. Очередной разряд М формируется в триггере 10, представляющим собойОт-триггер, Его вход О-соединен с выходом элемента НЕ 14, вход С соединен с входом 44, на который поступает сигнал С 9, вход 3 соединен с входом 43, на который поступает сигнал С 10, Выход триггера 10 соединен с входом 0 триггера 11, вход С триггера 11 управляется сигналом С 11 с входа 47. Элемент И 23 управляется сигналом С 12 с входа 42, Выходы регистра б соединены с входами группы элементов И 19, Выход схемы 13 сравнения с нулем через элемент НЕ 15 соединен с входом элемента И-ИЛИ 16, Элемент И 22 управляется элементом ИЛИ 29. Выход знакового разряда регистра 8 соединен с входом элемента 24 запрета.Мантисса, результата М, считывается с группы выходов 45, порядок Пг - с группы выходов 46,Искомая величина Е должна вычисляться следующим образом: Преобразуем полученное выражение,усть Пх = Пу, тогда м .2 пг - гпх хЯ + р-(пх=пхТ щг пх гпхЯ х.р:пу-пхГмх)г 5 10 15 20 25 30 35 40 45 Следовательно, порядок результата равен большему порядку, мантисса числа, имеющего порядок меньшим, должна быть сдвинута на Пх-Пу (или Пу-Пх) разрядов вправо. По завершению вычислений мантисса результата может оказаться ненормализованной:- с М1,4.1Нормализация может потребовать сдвига мантиссы Е на один разряд вправо и увеличения порядка на одну единицу, По описанному алгоритму и работает предлагаемое устройство. В первом такте на входы 32 и 33 подается мантисса Мх и порядок Пх. По сигналу С 1 Мх запишется в регистр 4(см. фиг, 2), Одновременно СЗ = О, С 4 = О, С 5 = О, поэтому Пх проходит через мультиплексор 12 группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 20, сумматор 3, поступает на входы регистра 8 (предварительно сброшенного в 0) и по сигналу Сб записывается в него. Одновременно Пх поступает на входы регистра 9 и по сигналу С 2 записывается в него,Во втором такте на входы 32 и 33 подаются Му, Пу. По сигналу С 8 Мх запишется в регистр 5, Одновременно Пу проходит через мультиплексор 12 (СЗ = 0) и поступает на входы группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 20, На входе 37 имеет С 4 = 1. На первые входы сумматора 3 из регистра 8 поступает Пх, на вторые - инверсия Пу+ 1 (устройство работает в дополнительных кодах). В сумматоре 3 формируется разность Пх-Пу, которая по сигналу Сб запишется в регистр 8, Знак результата поступает на элемент И. 21, на вход 40 подается С 7 = 1, Поэтому имеем: если ПхПу, ЙО 9 = Пх; если ПхПу, йб 9 = Пу, Т.е. в регистре 9 окажется записанным п = макс (Пх, Пу), В регистре 8 - разность Пх - Пу.К началу третьего такта устройство готово к работе.Выравнивание порядков Х и Ув явной форме не производится, Пусть ПхПу тогда з 9 п (Вб 8) = О, устройство сравнения с нулем генерирует О, Поэтому элемент 26 запрета разрешает формирование первого частичного квадрата Мх (ЕК 1(Мх Элемент ИЛИ 29 генерирует О, поэтому частичный квадрат Му 7 к(МуД равен О, Пройдя через сумматор 112 К 1(Мх), в третьем такте поступит на входы сумматора 2. На вторые входы этого сумматора поступит код 0 (триггер 10 предварительно сброшен в 0), поэтому ЕК 1(Мх) пройдет через сумматор 2, не меняясь, и по сигналу С 10 запишется в регистр 7, триггер 10 переброситсяв состояние 1, Одновременно в регистре 4 произ 1695295водится сдвиг влево. Выход схемы 13 сравнения с нулем соединен с младшим разрядом мультиплексора 12 направления 1. На остальные разряды направления 1 подаются нули. Сигнал СЗ = 1. поэтому на выходе мультиплексора формируется число 0001, сигнал С 5 = 1 проходит через элемент 25 запрета, элемент ИЛИ 30 и поступает на входы группы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 20, Число 001 поступает на входы сумматора 3 со знаком "минус" и разность Пх - Пу уменьшается на 1, По сигналу С 6 уменьшенная разность записывается в регистр 8.В четвертом такте (пусть разность Пх -- Пу - 1 еще не равна нулю)= формируется первый разряд М 7. Разряды результата в устройстве формируются точно так же, как и в известном устройстве, с той лишь разницей, что старший разряд результата дополнительного записывается в триггер 11 по сигналу С 11, Из группы элементов И 17 второй частичный квадрат 2 К 7 (Мх), пройдя через сумматор 1, поступает на первые входы сумматора 2. На вторые его входы поступает первый частичный квадрат результата 2 К 1 (Мг), при условии, что он равен 1, со знаком "минус". Инверсия знака сумматора 2 поступает на вход О триггера 10 и по сигналу С 9 в последний запишется точное значение первого разряда результата,В пятом такте по сигналу С 11 точное значение первого разряда результата запишется в триггер 11, По сигналу С 10 первый разряд результата. запишется в регистр 6, триггер 10 установится в 1, содержимое регистра 8 опять уменьшится на 1,Такты 6, 7, 8, 9и выполняются аналогично тактам 4 и 5 (но сигнал С 11 = 0). Как только ВЗ 8 = О, схема 13. сравнения с нулем генерирует сигнал О. На вход мультиплексора 12 поступает число 0000 и содержимое регистра 8 остается равным нулю. Элемент НЕ 15 генерирует сигнал 1, который проходит через эЛемент ИЛИ 29, в группе элементов И 18 начинается формирование частичных квадратов Му, в регистре 5 по сигналам С 10 будут производится сдвиги. Если ПхПу, то э 1 ди 868 = 1 и элементы 26 и 24 запрета запретят формирование частичных квадратов и сдвиги в регистре 4. Элементы ИЛИ 29 и И 22 разрешат формирование частичных квадратов Му, элемент И-ИЛИ 16 разрешит сдвиги в регистре 5. В остальном величина Мл будет формироваться так же, как и в предыдущем случае (диаграмма управляющих сигналов при этом не меняется). Сигнал С 5 теперь не проходит.через элемент 25 запрета и число 0001поступает на вход сумматора 3 с знаком "плюс". В каждом цикле разность Пх - Пу по модулю уменьшается на 1. Как только В 08= = О, начнется формирование частичных 5 квадратов Мх.и сдвиги в регистре 4. Втакте 4 + 2 и завершится формирование последнего (и+ 1)-го разряда Му, Старшие и разрядов будут записаны в регистре 6, младший (и+ 1)-й - в триггере 10, В следу ющем такте производится нормализациярезультатов. Для осуществления нормализации на вход 42 подается сигнал С 12. Если М 7 ) 1, в триггере 11 записан код 1, и сигнал С 12 не проходитчерез элемент И 23, Старший 15 разряд Му остается в разряде 1 регистра 6.Порядок из регистра 9 в комбинационном счетчике увеличивается на 1. Если Му1, Т 11 = О, сигнал С 12 проходит через элемент И 23. В. регистре 6 происходит левый 20 сдвиг, младший разряд Му из триггера 10переписывается в разряд и регистра 6, Так как М 71/2, для нормализации достаточно только одного сдвига. Порядок иэ регистра 9 в этом случае проходит через 25 счетчик 27, не меняясь,30 354050 Формула изобретения Устройство для вычисления корня квадратного из суммы квадратов; содержащее первый и второй сумматоры, три группы элементов И, с первого по четвертый регистры, первые триггер и элемент НЕ, причем информационные входы первого и второго регистров соединены с входом задания аргументов устройства, а первые управляющие входы - с одноименными управляющими входами устройства, прямые выходы разрядов с второго по и-й иинверсные выходы вторых разрядов первого и второго регистров (где и - разрядность аргументов) подключены к первым входамэлементов И соответственно первой и второй групп, выходы элементов И которых соединены с входами первого и второгослагаемых первого сумматора, выходымладших (и - 1)-го и и-го разрядов которого соединены с входами младших (2 и+ 4)-го и(2 и + 5)-го разрядов четвертого регистра, выходы старших разрядов первого сумматора соединены с входами младшихразрядов второго сумматора, входы синхронизации и установки первого триггера подключены к входам синхронизации и сдвига устройства соответственно, а информационный вход первого триггера соединен с выходом первого элемента НЕ,. вход которого соединен с выходом старшего разряда второго сумматора, выход первого триггера подключен к информацион.ному входу третьего регистра, первымвходам элементов И третьей группы и входам первого, второго, третьего, (и + 3)-го, (и + 4)-го и (и + 5)-го разрядов второго сумматора, инверсные выходы разрядов третьего регистра соединены с вторыми входами элементов И третьей группы, выходы элементов И которой подключены к входам разрядов; начиная с четвертого по (и + 2)-й второго сумматора, разрядные выходы четвертого регистра соединены с вторыми входами второго сумматора, разрядные выходы которого соединены с входами четвертого регистра со сдвигом на два разряда в сторону старших разрядов, управляющий вход четвертого регистра соединен с входом сдвига устройства, выходы третьего регистра соединены с выходом результата устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения класса решающих задач за счет возможности вычисления корня в форме с плавающей запятой, в него введены третий сумматор, пятый и шестой регистры, комбинационный счетчик, второй триггер, схема сравнения с нулем, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, мультиплексор, четыре элемента ИЛИ, второй элемент НЕ, три элемента запрета, элемент И - ИЛИ, три элемента И, причем вход сдвига устройства подключен к первым входам первого элемента запрета и первого элемента ИЛИ, а также к первому и второму входам элемента И-ИЛИ, выход знакового разряда пятого регистра соединен с первыми входами первого элемента И, второго и третьего элементов запрета, с первым входом второго элемента ИЛИ, вторым входом первого элемента запрета и третьим входом элемента И - ИЛИ, четвертый вход которого объединен с вторым входом второго элемента ИЛИ и подключен к выходу второго элемента НЕ, вход которого и,первый информационный вход мультиплексора объединены и подключены к выходу схемы сравнения с нулем, вход которой объединен с информационным входом третьего сумматора и подключен к информационному выходу пятого регистра, информационный вход которого соединен с выходом третьего сумматора, второй информационный вход которого соединен с 5 10 1,5 20 25 30 35 40 45 50 выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, информационные входы элементов ИЛИ которой соединены с выходом мультиплексора, а управляющие входы и вход младшего разряда третьего сумматора пбдключены к выходу третьего элемента ИЛИ, первый вход которого соединен с выходом второго элемента запрета. информационный вход шестого регистра и второй информационный вход мультиплексора соединены с входом задания порядка аргумента устройства, управляющий вход и выход шестого регистра подключены к выходу четвертого элемента ИЛИ и информационному входу комбинационного счетчика соответственно, управляющий вход последнего из которых подключен к прямому выходу второго триггера, а выход является выходом порядка результата устройства, первый вход четвертого элемента ИЛИ соединен с выходом первого элемента И, выходы первого элемента запрета и элемента И - ИЛИ соединены с вторыми. управляющими входами соответственно первого и второго регистров, выход первого разряда первого регистра соединен с вторым входом третьего элемента запрета, выходкоторого подключен к вторым входам элементов И первой группы, выходы второго элемента ИЛИ и первого разряда второго регистра соединены соответственно с первым и вторым входами второго элемента И, выход которого подключен к вторым входам элементов И второй группы, первый вход второго триггера соединен с выходом первого триггера,.а инверсный выход - с первым входом третьего элемента И, выход которого подключен к второму входу первого элемента ИЛИ. выход которогоесоединен с управляющим входом третьего регистра, управляющий вход мультиплексора, вторые входы третьего элемента ИЛИ, второго элемента запрета, управляющий вход пятого регистра, вторые входы первого элемента И, четвертого элемента ИЛИ и третьего элемента И соединены соответственно с третьего по девятый управляющими входами устройства, второй вход второго триггера подключен к десятому управляющему входу устройства, 1695295Тираж ПодписноеГосударственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб 4/5