Устройство для адресации памяти

%22 в, А,В,Федотов тельство СССРЕ 12/00, 1988,тельство СССРР 12/00, 1987,ДЛЯ АДРЕСАЦ ПАГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР К АВТОР;КОМУ СВ(57) Изобретение относится к вычислительной технике и может быть использовано для адресации памяти многопроцессорных вычислительных комплексов. Целью изобретения является расширение функциональных возможностей за счет формирования логических адресов переменной структуры, Устройство содержит группу переключателей 1, группу шифраторов 2, группу мультиплексоров 3, группу сумматоров 4, группу регистров 5, группу входных коммутаторов 6,1656543 группу схем сравнения 7, выходной коммутатор 8, счетчик 9, элемент ИЛИ 10, мультиИзобретение относится к вычислительной технике и может быть использовано для адресации памяти многопроцессорных вычислительных комплексов.Целью изобретения является расширение функциональных возможностей путем формирования логических адресов переменной структуры.На фиг. 1 представлена функциональная схема устройства для адресации памяти; на фиг. 2 - пример соединения нескольких устройств при работе с системой секционированной памяти многопроцессорного вычислительного комплекса; на фиг, 3 - пример компоновки устройством непрерывного поля логических адресов с переменной структурой.Устройство содержит группу переключателей 1 - 1, группу шифраторов 21 - 2, группу мультиплексоров 31-3, группу сумматоров 41 - 4, группу регистров 5 - 5, группу входных коммутаторов 6 - 6, группу схем сравнения 71 - 7, выходной коммутатор 8, счетчик 9, элемент ИЛИ 10, мультиплексор 11, вход 12 начальной установки устройства, синхровход 13 устройства, входы первого 14 и второго 15 базового адреса устройства, выходы 16 и 17 базового адреса устройства, вход 18 запроса памяти, группу выходов 191 - 19 обращения к памяти, выход 20 запроса памяти устройства (где т - количество блоков памяти в секции;в = 2 ч; с= 1, 2, 3,).В устройстве предусмотрены два режима работы: режим реконфигурации памяти и режим отработки запросов к памяти.Устройство работает следующим образом, Каждый переключатель 1 ( = 1, п) отображает текущее состояние соответствующего ему блока памяти из числа е блоков, образующих одну секцию памяти, Единичное состояние переключателя 1 означает, что соответствующий ему блок памяти доступен для обращений (годен)а нулевой блок недоступен (неисправен, выключен, отсутствует в рабочей конфигурации и т.п.),Сигнал с выхода переключателя 1 поступает на управляющий вход схемы 7 сравнения и на один иэ входов каждого шифратора 21 - 2. В результате на е входах любого шифратора 2 принимаются сигналы с выходов всех переключателей 11 -плексор 11, Поставленная цель достигается введением новых элементов и связей. 3 ил. 1, Шифратор 2 преобразует этот код в - разрядный код ( = с + 1), состоящий изпризнаков интерливинга "Ит", "Ив/2","Иа/4" "И 1", только один из которых мо 5 жет иметь единичное значение, где признакинтерливинга характеризирует. количествоблоков памяти, используемых при групповом, обращении,Возможный вариант формирования10 признаков интерливинга преобразователями 21 - 2 кодов при п = 4 представлен втаблице.Шифраторы 21 - 2 могут быть реализованы в виде гп одинаково запрограммиро 15 ванных ПЗУ емкостью 2 -разрядных словкаждое, При этом входы шифратора 21 подключаются к выходам переключателей 11 -1 п прямо, а для каждого следующего шифратора - с циклическим сдвигом на 1 разряд20 влево (см. таблицу).С помощью признаков интерливингаосуществляется разбиение всех годных блоков секции на несколько групп, Так, например, при пч = 4 и наличии в секции трех25 годных блоков памяти они будут разбиты на2 группы, К первой группе будут отнесены-й и -й блоки, для которых на соответствующих выходах шифраторов 2 и 2. установлены единичные значения признака "И 2", К30 второй группе будет отнесен Р-й блок, длякоторого на соответствующем выходе шифратора 2 р установлено единичное значениепризнака "И 1" ( Ф ) Ф Р). Если 1-й блокпамяти не используется (переключатель 1 в35 нулевом состоянии), то на всех выходах шифратора 2 устанавливаются нулевые сигналы.В режиме реконфигурации памяти (после. изменения состояний хотя бы одногоиз переключателей 1 - 1) формируется40 непрерывное поле логических адресов памяти. С этой целью счетчик 9 по входу 12устройства устанавливается в нулевое состояние. Одновременно на вход 14 устройства подается база 3 - уменьшенный на 145 логический номер блока, с которого должноначинаться адресное поле. С выходов счетчика 9 нулевой код поступает на входы элемента ИЛИ 10 и на адресные входы всехмультиплексоров 31 - 3. Нулевым сигналом50 с выхода элемента ИЛИ 10 база % передается с входа 14 через мультиплексор 11 вначало цепочки последовательно включен 165654310 15 20 2530 40 45 50 55 ных сумматоров 41 - 4 П. С помощью мультиплексоров 31 - Зп опрашиваются значения признака "Иа" на соответствующем выходе каждого из шифраторов 21 - 2 п; Опрошен-. ное значение признака "Иа" с выхода мультиплексора 3 поступает на сумматор 4 и на вход регистра 5 ь На сумматоре 4 это значение складывается с результатом, полученным сумматором 41-1 (на сумматоре 41 - с базой ф 1 ). Если "Иа" = О, то значение базы 81 транслируется через цепочку сумматоров 41 - 4 щна выход 17 устройства, поскольку на каждом сумматоре 4 это значение складывается с нулем. При "Иа" = 1 всем годным блокам секции с помощью сумматоров 41 - 4 п 1 присваиваются последовательные логические номера, начиная с Р 1 + 1 и кончая ф 1+ а, С выходов сумматора 4 база Р 1 (при "И а = 0) или номер Р 1 + а (при "Иа" = 1) выдается из устройства по выходу 17 и поступает на информационный вход регистра 5. Затем на вход 13 устройства подается синхроимпульс(СИ), увеличивающий содержимое счетчика 9 на единицу, При этом наибольший логический номер блока, снимаемый с выходов сумматора 4 П, принимается в регистр 5 П+1, Кроме того, при "Иа" = 1 сформированные логические номера блоков памяти заносятся с выходов сумматоров 41 - 4 а в регистры 51 - 5 П соответственно. При "Иа" = 0 запись в регистры 51 - 5 П блокируется нулевыми сигналами с выходов мультиплексоров 31 - Зп, содержимое регистров 51 - 5 не меняется.С началом следующего такта под воздействием нового состояния счетчика 9 с помощью мультиплексоров 31 - Зп спрашиваются значения признака "И гп/2", а на выходе элемента ИЛИ 10 появляется единичный сигнал, по которому через мультиплексор 11 в начало цепочки сумматоров 41- 4 п 1 с входа 15 устройства передается очередное значение базы Д . При работе с одной секцией или с несекционированной памятью из а блоков в качестве Р 2 используется содержимое регистра 5 ю+1. В этом случае выход 16 устройства следует соединить с его входом 15. Одновременно на сумматоры 41 - 4 п от мультиплексоров 31 - Зп поступают опрошенные значения признака "И - ", Вследствие этого всем годным бло 2кам памяти, помеченным единичными значениями признака "И - ", присваиваются последовательные логические номера, начиная сала + 1 и кончая Д+, - , При этома2 П 1номер /Ъ +, - выдается из устройства по . выходу 17 и поступает на информационные входы регистра 5 П+;, С подачей очередного синхроимпульса на вход 13 устройства сформированные номера п 1/2 блоков памяти запоминаются в соответствующих этим блокам регистрах, разблокированных по записи единичными значениями признака "И а/2". Содержимое заблокированных регистров не изменяется. В регистр 5 п,+1 принимается значение,д 2 + а/2. Если блоков памяти, помеченных единичными значениями признака "И а/2" нет, то содержимое всех регистров, кроме 5 п+1, сохраняется неизменным, а в регистр 5 п+1 принимается значение Р 2, которое выдается на выход 16 устройства.Работа устройства в режиме реконфигурации памяти повторяется изложенным по-.рядком в течениетактов. За это время присваиваются логические номера всЕм годным блокам памяти в порядке убывания интерливинга. Присвоенные блокам логические номера запоминаются в регистрах 51- 5 П, Так, например, при а = 4, нулевом значении переключателя 12, единичном значении переключателей 11, 1 з, 14, формировании признаков интерливинга в соответствии с таблицей, использовании базы,81 ==111.112 и при подключении выхода 18 устройства к его входу 15 будут выполняться следующие действия.В первом такте реконфигурации (при опросе признака "И 4) запись в регистры 5154 блокируется, а в регистр 5 Б принимается транслирсванное через сумматоры 41 - 44 значение базы Р 2 = 111.112, которое выдается на выходы 16, 17 и поступает на вход 15. Во втором такте (при опросе признака"И 2") блокируется запись в регистры 51 и 52,в регистр 5 з принимается номер О, а в регистры 54 и 5 ь - номер 1 с выхода 16 устройства,на его вход 15 поступает номер 1. В третьемтакте (при опросе признака "И 1") блокируется запись в регистры 52,.5 з и 54, в регистры51 и 5 принимается номер 2.Если общая память вычислительногокомплекса состоит из п секций, то для ееадресации в составе каждого абонента(центрального процессора, процессора вводавывода и т,п.) используется по п устройств, .соединенных в соответствии со схемой нафиг. 2, При этом непрерывное поле логических адресов формируется в порядке убывания интерливинга по годным блокам всехсекций памяти во всех абонентах одновременно, 1656543В режиме отработки запросов к памяти подача синхроимпульсов на вход 13 устройства не производится и содержимое всех регистров 51 - 5 п+1 сохраняется неизменным. На вход 18 подается слово текущего 5 запроса к памяти, В состав этого слова входит полный логический адрес ячейки памяти, а также признаки, характеризующие тип запроса (одиночный или групповой), режим обращения к памяти (запись, считывание, 10 семафорное считывание) и т.п.Непрерывное поле логических адресов, сформированное устройством в режиме реконфигурации памяти, состоит из нескольких участков, упорядоченных по убыванию 15 их длин. На участке длиной 2 Чб (Чб - объемкодного блока памяти) обеспечиваешься интерливинг "И 2 ", где К=О, 1, 2 с 1, Структура логического адреса, принадлежащего такому участку, поясняется примером на 20 фиг, 3, где показано непрерывное адресное поле, состоящее из трех участков с интерливингами "И 4", ".И 2" и "И 1" соответственно, Для участка с интерливингом "И 2 " логический номер блока памяти задаетсяод 2 пмакс+ с 1 - К 25 старшими и К младшими разрядами адреса (плакс - максимальное число секций в заданной системе памяти), а остальные разряды адреса задают порядковый номер ячейки в блоке памяти. Таким образом, полный логи ческий номер любого блока памяти состоит в общем случае из двух переменных полей адреса. При этом границы полей однозначно определяются признаком интерливинга, которым помечен данный блок памяти. С уче том этого отработка запросов к памяти выполняется устройством следующим образом,С входа 18 слово текущего запроса поступает на информационные входы всех коммутаторов 61 - 6 п, На управляющие вхо ды каждого коммутатора 61 с выходов шифратора 21 поступают признаки интерливинга 1-го блока памяти. Под воздействием единичного значения одного из признаков "И 2 коммутатором 61 выбираются разря ды логического адреса, задающие полный логический номер блока памяти, Выделенный номер сравнивается в схеме 7 с содержимым регистра 5 ь т,е, с логическимномером, который был ранее присвоем 1-му 50блоку памяти, Остальные разряды слова текущего запроса, в том числе и разряды, образующие номер ячейки внутри блокапамяти, поступают на 1-е информационные входы коммутатора 8. При совпадечии логического номера, выделенного из слова текущего запроса, с номером, присвоенным 1-му блоку памяти. на выходе схемы 71 формируется единичный сигнал, Сравнение производится одновременно по всем годным блокам памяти, т,е. всеми элементами 71 - 7 П, на управляющие входы которых поступают единичные сигналы. Совпадение номеров фиксируется только схемой 7 ь С выхода схемы 7 единичный сигнал выдается на выход 19 устройства, откуда поступает в секцию памяти и свидетельствует об обращении к ее 1-му блоку. Одновременно этот же сигнал поступает на один из управляющих входов коммутатора 8 и обеспечивает выдачу в систему памяти той части слова текущего запроса, которая была выделена коммутатором 6 и подавалась на 1-е информационные входы коммутатора 8, Таким образом, на выходе 19 появляется единичный сигнал обращения к 1-му блоку той секции памяти, которая обслуживается устройством (фиг. 2). Одновременно по выходам 20 выдается слово запроса к 1-му блоку памяти (номер И ячейки внутри блока и необходимые признаки). Сигнал обращения к блоку памяти и слово запроса поступают на входы коммутатора обслуживаемой секции (фиг. 2). При отсутствии обращений к тому же блоку со стороны более приоритетных абонентов и незанятости этого блока он запускается на отработку запроса, а запросчику от коммутатора секции выдается подтверждение о приеме запроса (связи, необходимые для подтверждения, и числовые шины к описываемому устройству не относятся и на фиг.2 не показаны), В следующем такте на входе 18 устройства появляется очередное слово запроса к памяти, и работа устройства повторяется изложенным порядком. Формула изобретения Устройство для адресации памяти, содержащее группу сумматоров и группу схем сравнения, причем К-й вход признака доступности блока памяти группы устройства подключен к стробирующему входу К-й схемы сравнения, К = 1 М, где М - количество блоков памяти в секции, выход Р-го сумматора группы подключен к первому входу (Р+1)-го сумматора группы, (Р = 1, М - 1), выход М-го сумматора группы подключен к выходу первого базового адреса устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможно-. стей путем формирования логических адресов переменной структуры, в него введены группа шифраторов, группа мультиплексоров, группа регистров, группа входных коммутаторов, счетчик, элемент ИЛИ, мультиплексор и выходной коммутатор, причем входы признака доступности блока памяти группы подключены к входам К-го шифратора группы, выход которого подключен к информаиионным входам К-го мультиплексора1656543 типлексора группы подключен к второму- входу К-го сумматора группы и к входу разрешения записи К-го регистра группы, информационный вход которого подключен к выходу К-го сумматора группы, выход М-го сумматора группы подключен, к информационному входу М+1)-го регистра группы, вход начальной установки устройства подключен к входу установки в "О" счетчика, выход которого подключен к управляющим входам мультиплексоров группы и к входам элемента ИЛИ, выход которого подключен к управляющему входу мультиплексора, первый-и второй информационные входы которого подключены соответственно к входам первого и второго базового адреса устройства, вход запроса памяти устройства подключен к информационному входу К-го входного коммутатора группы,группы и к управляющему входу К-го входного коммутатора группы, выход которогоподключен к первому информационномувходу К-й схемы сравнения группы и к К-муинформационному входу выходного коммутатора, К-й управляющий вход которогоподключен к выходу К-й схемы сравнениягруппы и к К-му выходу обращения к памятигруппы устройства, выход выходного коммутатора подключен к выходу запроса памяти 10устройства, синхровход устройства подключен к синхровходу счетчика и синхровходуК-го регистра группы, выход которого подключен к второму информационному входуК-й схемы сравнения группы, выход(М+1-го 15регистра группы подключен к выходу второго базового адреса устройства, выходмультиплексора подключен к первому входупервого сумматора группы, выход К-го мульП изнаки инте ливинга Состояния переключателей1656543 Лпгаю юй нсие 1 лскд Составител А.Маковска Х Тираж 403 . Подписно венного комитета по изобретениям и откры 113035, Москва, Ж, Раушская наб., 4 И ям при ГКНТ СС ПИ Госуда инат "Патент", г. Уж оизводстаен но-издательский од, ул.Га ИН 2053ИИ М,Силинргентал Корректор А.Осауленк