Цифровой анализатор сигнала

(51)506 15/332, С 01 Н 23/00 ф и ОПИСАНИЕ ИЗОБРЕТЕНИ ТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ М.,АТОР СИГНАЛАосится к средсехники и может 5 а ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОЧНРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССРВ 1107134, кл. С 06 Р 15/332, 98френкс Л. Теория сигналов1974, с.63, рис.36.( 7) Изобретение отнв м вычислительной т 2найти применение в системах обработки иЮормации различного назначения. Целью изобретения является повышение точности анализа сигналов. Сущность изобретения состоит в том, что устройство содержит с первого по четвер" тый блоки 3, 7, 14, 11 памяти, четы" ре блока 2,6,. 15, 10 микропрограммного управления, делитель 12, четыре сумматора 5, 9, 13, 17.и два умножителя 4, 8, блок 19 извлечения квадратного корня, схему 19 сравнения, квадратор 16 и синхронизатор 20.3 ил.5 1619297 ошибки, определяется наименьшееО 1целое число и Функций ( (с),, Ц(С), при котором погрешйость разложения становится меньше задан- ной Е(п)Яо,(6) К-Ск,щ (с)1 в и, используя выработанную систему ортонормированных функций Ч)1 (с) Щ(с), проводится анализ поступающей входной информации х(с) при неизменных условиях, определяющих Формирование сигнала х(с). В случае появпения каких-либо факторов, могущих быть причиной разных изменений закономерности образования сигнала х(,с), вновь проводится формирование новой базисной системы ф (с) (щ(С) функций,. которые вырабатываются по вышеприведенным соотношениям, а их число п определяется по (6).Рассмотрим работу предлагаемого анализатора, выполненного на элементах цифровой вычислительной техники. Схемно-конструктивно предлагаемый аализатор выполнен с испапьэованием стандартных решений на базе серийно выпускаемых промышленностью микросхем большой степени интеграции, а его блоки - умножители, сумматоры, делитель, блоки памяти и другие - реализованы на типовых интегральных микросхемах.Клоки 3, 7, 11, 14 памяти - это оперативные запоминающие устройства, выполненные в виде адресной памяти с произвольным обращением.Схема 19 представляет иэ себя 8-разрядную схему сравнения чисел, которая фиксирует момент превышения пороговой величины =.О сигналом, по". ступающим из блока 18.В блоке 3 хранятся отсчеты х(с) реализаций входного сигнала, в блоке 11 - отсчеты ортонормированной базисной системы ф (с), в блоке 14 - отсчеты разностных сигналовМЕк(Ф)-:Е. с,1(ср)э р = 1 э".Л в блоке 7 запоминаются спектральные коэффициенты С,1.АцП 1 осуществляет квантование входного сигнала х(с) с интервалом С квантования и на его выходе образуются отсчеты х(С), Ср - кратно величине Йс, р - 1 э 16Блок 4 производит умножение входных отсчетов Е(с) на значения ф(С), блок 5 осуществляет их суммирование и на выходе блока 7, являющемся также информационным выходом устройства, образуются коэффициентыМразложения С,11Ек 1(ср) е10которые запоминаются блоком 7. Второй умножитель 8 реализует умножение чисел Ск, на значения базисных функций Ц, в точках сс 1 так, что на его выходе образуются величины Ск 1 Ч 1(с 1 ф ээС ,-1 СР(ср), а блок 9 проводит их суммирование так, что на его выходе образуются ко%3 с-ды суммарного сигнала " С ;ф(с),К11,С;Ц;(с), которые дпя удоб 1=ства обозначим Е(С 1)ЕК(С 1)30Третий сумматор 13 осуществляетоперации вычитания Е(с,)-Гк(с) . Е(се) - Е(с 11)Значения этого сиг, нала обозначим(С) Ц)(Ъ)Они хранятся в третьем блоке 14 памя ти.В квадраторе 16 производится квад - 2рирование Цк(с) ,(сн), сумйматор 17 образует сумму (,(с) 40=Я (1 с), а блок 18 извлекает квадрат-ный корень и образует величину ЯЬ)Схема 19 сравнения производит сравнение поступающей величины Е(К) с 4 ф заданным порогом Р и при выполненииусловий (6) выдает сигнал в блок 11,определяющий момент окончания подачисигналов Ч;(ср) в блок 6.Синхронизатор 20 формирует импульсы тактовых частот, осуществляющихсинхронизацию работы всех блоков устройстваРабота в нулевом цикле работы протекает следующим образом. После установки в нулевое положение блоков устройства и запуска АЦП 1 входной сиг нал х(с) квантуется АЦП 1 и его отсчеты записываются в блок 3 памяти, 1619297Тактирование работы блокон определяется сигналами синхронизатора 20(Аиг.2) и частоты синхронизации выбираются по обычным соображениям в зависимости от частотного диапазона5 входнгх сигналов и быстродействия элементной базы. Кяк отмечено, запись и считывание из волока 3 производится по 11 слов, После получения первыхМ отсчетов Г 1(С,1),, Г 1(СК) производится выдача их через третий сумматор 13 в блок 14 памяти, из которо" го они пословно передаются в квадратор 16 и (накапливающий) сумматор 17, где образуется величинаМ",5 Г(С ), которая, после прохождения:т 1блока 18 поступает н виде величины2 112Г(1)= (, Г 1(Сна один из вхое ее 1дов делителя 12, на другой вход кото" рого подаются с выхода блока 14 памяти отсчеты Г 1р.еГ(Г) Их ноРМнрОВаННЫЕ ЗНаЧЕНИя Е,1 (Гу):Г 1 е 1)= Ч 1 записываются в блок 11 памяти, где образуют первую ортонормированную Аункцию базисной системы из Я значений Ч 1(С 1)ф(С 1), после чего заверщяется нулевой цикл работы устройства.В следующем первом цикле работы (Аиг,3) устрой тво Аормирут ортонор" миронанные Аункции, начиная с второй: (2 (Ср)Щ 1(р), причем для каждой иэ них определяется набор изЮ значений: ,(с 1),., (с 1), 12,е.е,Йе И соответствии с этим устройство производит пословную обработ 40 ку этих значенийе Записанные в блоке 3 о" счеты Е 1(й) подаются на один из входон первого умножителя 4, на другой вход. которого поступают напряжения Я,(с), 1. 4 с из блока 11. После пе-, ремножения в умножителе 4 сумматор 5 производит их суммирсвание так, что во второй блок 7 памяти вводятсязначения коэффициента разложения СК, 1 с. Ы. Значения этих коэААициентов с ньеходя второго блока 7 памяти поступают на первый вход второго умножьтеля 8, на второй вход которого считываются из блока 11 коды отсчетов ф (1: ), после чего их произве дение сум 1 ыруется во втором суммаоре 9, так что сумматор 9 АормируетК кодь значенийС , ф( с ), из коФ торых третий сумматор 13 образуетК и т "(с) -Е СкЖ(Эти значения поступают в блок 14 памяти, а затем в квядратор 16,после чего Аункционирование устройства протекает как в нулевом цикле, с той только разницей, что выходная величина подается на схему 19 сравнения, на которую подано Аиксированное поро". говое напряжениеПри выполнении условия (6) схема 19 срабатывает. Сигнал срабатывания поступает в блок 10 так, что прекращается выдача инАормации из четвертого блока 11 памяти на вход первого умножителя 4. В результате выполне- ния первого цикла работы в блоке 11 памяти будут записаны по М значений ф ,.Щ,(С), х б п ортонормиронанных базисных Аункций ( (Формула изобретенияЦифровой анализатор сигнала, содержащий аналого-цифровой преобразователь, инАормационный вход которого является инАормационным входом анализатора, первые блок памяти, умножитель и сумматор, второй блок памяти, первый выход которого является инАормационным выходом анализатора, вто рой умножитель, сумматор, синхронизатор, первый и второй блоки микропрограммного управления, причем входы обращения записи-считывания и адресные входы первого и второго блоков памяти соединены с соответствующими выходами соответственно первого и второго блоков микропрограммного управления, с первого по седьмой выходы синхронизатора соединены с тактовыми входами соответственно первого умножителя, первого сумматора, второго умно- жителя, второго сумматора, первого и второго блоков микропрограммного управления и анялого-циАрового преобразователя,выход аналого-циАрового преобраэонателя соединен с инАормационным входом первого блока памяти, первый выход которого соединен с первым ипАормационным входом первого умножителя, выход которого соединен с: инАормационным входом первого сумма;торя, выход которого соединен с инеформационным входом второго блока памяти, второй инАормационный выход10 етвертого блока памяти, первый и втоой выходы которого соединены с вторыинАормационними входами соответтвенно первого и второго умножитеей, выход третьего сумматора соедиен с информационным входом третьео блока памяти, второй выход котороо соединен с информационным входом вадратора,выход которого соединен с нформационным входом третьего суммаора, выход которого соединен с инфорационным входом блока извлечения вадратного корня, выход которого сонен с информационным входом пороового элемента, выход которого содинен с входом логических. условий етьего блока микропрограммного упавления, с восьмого по пятнадцатый ыходы синхронизатора соединены с актовыми входами соответственно деителя, третьего сумматора, квадраора, четвертого сумматора, блока изечения квадратного корня, порогоого элемента и третьего и четвертоо блоков микропрограммного управлея. 9 619297второго блока памяти соединен с пер- чвым информационным входом второго ум- рножителя, выход которого соединен с миинформационным входом второго сумма-с5тора, о т л и ч а ю щ и й с я тем,лчто, с целью повышения точности, в нанализатор введены третьи и четвертые блоки памяти, блоки микропрограм- гмного управления, сумматоры, делитель 1 р ки квадратор, блок извлечения квадрат-, иного корня и пороговый элемент, при- тчем входы обращения записи-считыва- мния и адресные входы третьего и чет- квертого блоков памяти соединены с со едиответствующими выходами соответствен- гно третьего и четвертого блоков мик- еропроцессорногд,управления, выходтрвторого аумматора и второй выход первого блока памяти подключены соответ вственно к первому и второму входам ттретьего сумматора, первый выходлтретьего блока памяти соединен с пер-твым информационным входом делителя,второй информационный вход которого 25 всоединен с первым выходом блока извлечения квадратного корня, выход дели- нителя соединен с информационным входом1619297 Редактор Н.Тупица рректор м.у 1 ар 49 ТиражГосударственного комитет113035 Москвау изводственно издательский комбинат Патент , г. Ужгород, ул. 1 агарина, 1н н1 ЗакВНИИПИ д,11 Со тавител Техред П,С М.Лаицовдюкова; Подписноепо изобретениям и открьггиям йри ГКНТ СС