Матричное устройство для возведения в квадрат

1619260 ния логического нуля. Кроме того,первый разряд 1 р подается на первыевходы элементов И 1 первого столбца,на вторые входы которых поступаютсоответственно разряды операнда 2 р,Зр, 4 р,5 р и 6 р. На выходах элементовИ 1 первого столбца образуются конъюнкции 1 р 2 р, 1 р Зр, 1 р 4 р, 1 р 5 р,1 рф 6 р, которые поступают на вторые 10входы сОответствующих сумматоров 21первого столбца. Через первые входыи выходы этих сумматоров 2, как всумматоре 2 последующих столбцов,распространяется сигнал переноса(кроме первого входа первого сумматора два, который, как и в последующихстолбцах, занулен,а также кроме первого выхода последнего пятого сумматора 2, с выхода которого как и вовтором столбце, сигнал переносапоступает на третий вход четвертогосумматора 2 последующего столбца,распространяется сигнал переноса ипоступает на третий вход четвертого 5сумматора 2 последующего столбца),Третьи входы четных сумматоров пер-.вого, столбца занулены, а на третьивходы первого, третьего и пятого сумматоров 2 первого столбца поступаютразряды операнда соответственно 2 р,Зр, 4 р. При этом определяются третийи четвертый разряды результата,поступающие с вторых выходов первогои второго сумматоров 2 первого столбца на второй и третий информационныевходы выходного регистра 10 соответственно. Сигналы суммы с вторых выходов третьего, четвертого и пятогосумматоров 2 первого столбца поступают, как и сигналы суммы с соответствующих сумматоров 2 второго столбца, на третьи входы соответственнопервого, второго и третьего сумматоров 2 следующего столбца, ЭлементыИ 1 второго столбца вычисляют в соответствии с заведенными на их входыразрядами операнда конъюнкции2 рЗр, 2 рф 4 р, 2 р 5 р, 2 р 6 р, 4 рф 5 р,которые поступают на вторые входысумматоров 2 второго столбца. На третий вход пятого сумматора 2 второгостолбца поступает разряд операнда 5 р.При этом определяются пятый и шестойразряды результата, поступающие свторых выходов первого и второго сумматоров 2 второго столбца на четвертый и пятый информационные входы выходйого регистра 10 соответственно. В.УЭлементы И 1 третьего столбца определяют в соответствии с заведенными на их входы разрядами операнда конъюнкции Зр 4 р, Зр 5 р, Зр.бр,4 р фбр, 5 рфбр, которые поступают навторые входы соответствующих сумматоров 2 третьего столбца. На третийвход пятого сумматора 2 третьегостолбца поступает разряд операнда 6 р.При этом определяются последующие разряды результата, поступающие с вторыхвыходов сумматора 2 третьего столбца и первого выхода пятого сумматора 2 третьего столбца соответственно на информационные входы выходного регистра 10 с шестого по одиннадцатыйНа синхровход выходного регистра 10 подаются через тактовый вход устройства синхросигналы СИ типа "меандр". По заднему фронту синхросигнала СИ осуществляется прием разрядов результата в выходной регистр 10 (фиг.2),с выходов которого результат поступа-. ет на входы устройства: первый и стретьего по двенадцатый в соответствии с разрядами результата - 1 рр иЗрррр.Кроме того, разряды результата 1 рр и Зрррр поступают на первые входысумматоров 3.1-3.11 по модулю двагруппы соответственно, На вторые входы сумматоров 3.1-3.11 группы поступа"ет сигнал с выхода триггера 9, принимающий при правильной работе устройства нулевое значение. Это же значение является исходным состоянием триггера 9 для работы устройства, что достигается включением в работу изначального исправного устройства или начальными сбросами триггера 9 и регистра 11 контроля в нулевое состояние после второго синхроимпульса СИперед началом работы (цепи сброса непоказаны для лучшего восприятия устройства), Нулевое значение, сигнала навыходе триггера 9 обеспечивает прохождение разрядов результата Зррррбеэ изменения через сумматоры 3.23.11 по модулю на входы блока 4 свертки по модулю два соответственно спервого по десятый, а также первогоразряда результата 1 р через сумматор3.1 по модулю два группы на второйвход второго сумматора 6 по модулюдва. При этом блок 4 сверки по модулю.два формирует остаток от деления десяти старших разрядов результата намодуль три. Два разряда полученного5 16192 остатка совместно с разрядом результата 1 рр (с учетом, что 2 рр=0) составляют трехразрядный контрольный код 1 рр,2,1 по модулю три всего результата, причем этот контрольный код не5 может для правильного результата возведения в квадрат принимать значения 101 и 010. Указанные значения выделяются в контрольном коде с исполь зованием первого 5 и второго 6 сумматоров по модулю два, которые на этих значениях и только на них одновременно принимают соответственно единичное и нулевое значения, что и регистрирует элемент И 8. Единичное значение на выходе элемента И 8 указывае; на получение запрещенных значений контрольного кода 101 и 010, а нулевое значение подтверждает пра вильное функционирование устройства.Сигнал с выхода элемента И 8 поступает на первый вход третьего сумматора 7 по модулю два а также записывается по переднему фронту синхро сигнала СИ в триггер 9, с выхода которого поступает на первый информационный вход регистра 11 контроля, второй вход сумматора 7 по модулю два и вторые входы сумматоров 3,1-3.11 по 30 модулю два группы, При неисправной работе устройства единичное значение с выхода триггера 9 обеспечивает инвертирование разрядов результата 1 рр, Зрррр на сумматорах 3.1-3.11 по35 модулю два. Блок 4 свертки по модулю три и сумматор 3.1 по модулю два группы формируют на инверсном значении результата инверсное значение контрольного кода. При правильной ра боте блоков контроля одно запрещенное значение переходит в другое, инверсное ему запрещенное значение конт-. рольного кода и сигнал на выходе элемента И 8 подтверждает свое единичное значение, третий сумматор 7 по модулю два сравнивает сигнал на выходах элемента И 8 и триггера 9 и результат сравнения записывается по заднему фронту синхросигнала СИ в регистр 11 контроля через его второй информационнлй вход, С первого и второго выходов регистра 11 контроля снимаются сигналы СК 1 и СК 2, поступающие соответственно на первый и второй55 контрольные выходы устройства. Сигналы контроля СК 1, переписываемый в регистр 11 контроля с выхода триггера 7, принимает нулевое значение при 60оправильной работе устройства, а единичным значением отмечает нарупение функционирования устройства. Сигнал контроля СК 2 принимает нулевое знач ние при правильной работе блока контроля, которая обеспечивает совпадение сигналов, сравниваемых на третьем сум маторе по модулю два 7. Единичное зна чение сигнала СК 2 указывает на ошибочную работу блоков контроля при анализе прямого или инверсного значения результата.Формула изобретения Иатричное устройство для возведения в квадрат, содержащее блок сверки по модулю три, первый и второй сумматоры по модулю два, элемент И и матрицу ячеек из и/2 столбцов и истрок, где и в ,четное число, разрядность операнда, причем каждая ячейка содержит сумматор и элемент И, первый выход сумматора ячейки 1-й строки каждого столбца матрицы соединен с первым входом сумматора ячейки (и + 1)-й строки того же столбца матрицы (д = 1,и - 2), выход элемента И каждой ячейки матрицы соединен с вторым входом сумматора этой же ячейки матрицы, первый выход сумматора ячейки (и - 1)-й строки 1-го столбца матрицы соединен с третьим входом сумматора ячейки (и - 2)-й строки (д+1)-го столбца матрицы (1 = 1, и/2-), второй выход сумматора ячейки 1-й строки 1-го столбца матрицы (1 = З,и - 1) соединен с третьим входом сумматора ячейки ( - 2)-й строки (1 + 1)-го столбца матрицы, первые входы элементов И ячеек первых (и - 1)-х строк-го столбца Ц = 1, и/2), объединены между собой и подключены к входу 1-го разряда операнда устройства, второй вход элемента И ячейки -й строки 1-го столбца матрицы (1 = 1, и -1) соединен с входом ( +1)-го разряда операнда устройства, первые входы элементов И ячеек последних (1 - 1)-х строк 1"го столбца матрицы (для 1 ) ) объединены между собой и подключены к входу (и/2 + 1)-го разряда операнда устройства, второй вход элемента И ячейки -й строки 1-го столбца матрицы ( =и+1, и, 1 ) 1), соединен с входом (1 + д -и/2)-го разряда операнда устройства, третий вход сумматора ячейки (21 1)-й строки первого20 столбца матрицы подключен к входу . (1 + 1)-го разряда операнда устройства, а третьи входы сумматоров ячеек четных строк первого столбца матрицы и первые входы сумматоров ячеек первой строки всех столбцов матрицы подключены к входу логического нуля устройства, третий вход сумматора ячейки (п - 1)-.й строки 1-го столбца10 Ц ) 1) матрицы соединен с входом (1 +и/2)-го разряда операнда устройства, второй разрядный выход результата, которого соединен с входом логического нуля устройства, первый и вто рой выходы блока свертки по модулю три соединены соответственно с первым и вторым входами первого сумматора по модулю два, выход которого соединен с прямым входом элемента И, инверсный вход которого соединен с выходом второго суммат ора по модулю два, первый вход которого соединен с первым выходом блока свертки по модулю три, о т л и ч а ю щ е е с я тем,25 что, с целью повышения достоверности функционирования, в него введены . группа из 2 п - 1 сумматоров по модулю два, третий сумматор по модулю два, триггер и регистр контроля, причем вход первого разряда операнда устрой ства соединен с первым информационным входом выходного регистра, синх" ровход которого объединен с синхровходами триггера и регистра контроля и подключен к тактовому входу уст,".5 ройства, вторые выходы сумматорв ячеек первой и второй строк 1-го столбца матрицы подключены соответст- Э венно к 21-му и (2 + 1)-му информационноым входам выходного регистра (3 = 1, и/2 - 1), второй выход сумматора ячейки х-й строки а/2-го столбца матрицы соединен с (х +и - 1)-м информационным входом выходного регистра, (1. = 1, и - 1)(2 п - 1)-й информационный вход выходного регистра соединен с первым выходом сумматора ячейки (и - 1)-й строки и/2-го столбца матрицы, выходы выходного регистра подключены к первому и с третьего по 2 п"й выходам устройства соответственно, а также к первым входам ссответствующих сумматоров по модулю два группы, вторые входы которых объединены и подключены к выходу триггера, выходы сумматоров по модулю два группы, с второго по (2 п - 1)-й соединены с входами соответственно с первого по (2 п"2)-й блока сверки по модулю три, выход первого сумматора по модулю два группы соединен с вторым входом второго сумматора по модулю два, выход элемента И соединен с первым входом третьего сумматора по модулю два и входом триггера, выход которого соединен с вторым входом третьего сумматора по модулю два и первым информационным входом регистра контроля, второй информационный вход которого соединен с выходом третьего сумматора по модулю два, а первый и второй выходы регистра контроля являются первым и вторым контрольными выходами устройства соответствен- но,Максимишине ре Заказ 48 Тирай ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС113035, Москва, 3-35, Раушская наб., д, 4/5 оизводственно-издательский комбинат Патент", г. Ужгород, ул, Гагарина, 101