Устройство для умножения ленточной матрицы на полную матрицу

) 5 С 06 Р 15347 ЛЬСТВ ердце матриц можнодующих рекурОперацию умноженредставить в видеентных соотношенийЫс; = 0к+11с" =с кциональ операци 1 к 1 + а 1 1, и 1 в 1атрицу шип - ширина лен и - число теля) и матс;Входн т анных устроинии по 1 матрися внешним направле Элемент и твом и азанномцы с сним третьих выходов оп ются с блоков раиионн, (е) = а(сГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР Я АВТОРСКОМУ С(71) Институт микроэлектроникиАН СССР(56) Авторское свидетельство ССФ 1429127, кл. С 06 Р 15/3471988.ТИИЭР, 1984, Р 7, с.141,рис. 54) УСТРОЙСТВО ДЛЯ УМНОЖБНИЯ ОЧНОЙ КАТРИЦЫ НА ПОЛНУЮ МАТР Изобретение относится к вычислительной технике,Цель изобретения - повышение быстродействия.На фиг. 1 представлена фунная, схема; на фиг. 2 - схемаонного блока.Устройство содержит моперационных блоков 1 (шты матрицы - множимого,столбцов матрицы - множирицу эгементов 2 задержки.Каждый операционный блок содержитпервый 3, второй 4, третий 5 регистры, умножитель 6 и сумматор 7.Операционные блоки 1 могут бытьвыполнены на дискретных элементахили по микроэлектронной технологии.Устройство работает следующим образом.(57) Изобретение относится к областивычислительной техники и может бытьиспользовано для вычисления произведения двух матриц, одна из которыхимеет ленточную структуру.Белью изобретения является сокращение временивычисления произведения двух матриц.Новым в устройстве является введениеэлементов задержки на такт и организация новых связей между операционными блоками, Конвейерная организацивычислений является отличительнойособенностью устройства и позволяетсократить время умножения матриц. Каждый операционный блок реализуетнкцию/Ъвьх (Е) = Ъв И)с вы(е) = с 1, + а,(е) Ъ,(Е)14,1Частичные суммы С; движутся через 5 операционные блоки сверху вниз.Вся работа устройстна синхрониэируется внещним генератором, при каждом импульсе от которого происходит сдвиг данных в системе. 10Рассмотрим, например, вычисление элемента с 4,с= ахЪ 44 + а хЪВ течение третьего такта в опера ционном блоке (3,1) вычисляется частично сумма а хЪ. На следующем такте она Фиксируется в третьем регистре 5.На пятом такте первая частичная 20 Сумма а хЪ 4 записывается в элемент 2 задержки на такт и подается на третий вход операционного блока (4,1). В этом же такте и н этом же операционном блоке происходит запись в пер вый 3 и второй 4,регистры значений а, Ъ.В результате умножения и суммирования в блоках б и 7 вычисляетсяС= аЪ 44 + а 4 Ъд 4,30На следующем такте значение сЗаписывается в третий регистр 5 ипоступает на выход устройства.35Остапьные элементы матрицы сС ) вычисляются аналогично н конвейерном режиме .Формула изобретения40Устройство для умножения ленточной матрицы на полную матрицу, содержащее матрицу щлп ( где щ " щирина ленты матрицы - мнокимого, ичисло столбцон матрицы - множителя) операционных блоков, каждый из которых содержит первый, второй и третий регистры, умножитель и сумматор, вход .и выход второго регистра подключены соответственно к первым входу н выходу операционного блока, вход и выход первого регистра подключены соответственно к вторым входу и вьгходу операционного блока, третий выход операционного блока соединен с выходом третьего регистра, выход которого соединен с выходом суммато ра, первый вход которого соединен с третьим входом операционного блока , а второй вход - с выходом умьжителя, гер" вый и второй входы которого соединены соответственно с первым и вторым выходани операционного блока, синхровход которого подключен к синхронходам всех регистров, умнокителя и сумматора, первый вход (4.,3)-го операционного блока (:. де= 1,щ, 4 ф(,1-1)-го операционного блока, а первый вход (1.,1)-го .;-.4 ерсционного блока - к 4.-му входу верной группы входов устройства, второй вход (1,1 с)-го операционного блока (где 1 = 2 щ,1,и) подключн к ноному выходу (1-1, 1 с)-го операционного блока, а второй вход (1, к)-го операционного блока - к 1 с-му второй группы входон устройства, .с-й выход группы выходов устройства подключен к третьему выходу (щ, 1 с)-го операционного блока, сннхровходы всех операционных блоков подключены к синхронходу устройства, о т л и ч а ю щ е е с я тем, что, с целью повьнпения быстродействияоно содержит матрицу (щ)п элементов задеркки причем вход (р, 1;)-го элемента задержки (где р = 1 щ) подключен к третьему выходу (р, 1 с)-го операционного блока, а выход (р, Е)- го элемента задержки подключен к третьему входу (р+1, 1 с)-го операционного блока, синхровходы всех элементов задержки подключены к синхровходу устройства.ФФ 043 бд О ЬзпЪ О Фага авитель К. Кухарен ехред М.Ходанич орректор О.Ц сноетиям при ГКНТ СССР4(5 Тираж 555 По ственного комитета по изобретениям и от 113035, Москва, Ж, Раушская наб., д