Устройство для распределения заданий по процессорам

СОЮЗ СОВЕТСКИХСОЦИА ЛИСТ ИЧЕСКРЕСПУБЛИК 160525)5 С 06 Е 15/2 ОСУДАРСТВЕННЫЙПО ИЗОБРЕТЕНИЯМ ИПРИ ГКНТ СССР ИТЕТРЫТИЯМ ОП ИЗ ТЕНИ А ВТОРСКОМУ ЕЛЬСТВ 41. Авдонинимченко ельство СССР 15/20, 1985. ьство СССР9/06, 1983. 21) 4626224/24-24(54) УСТРОЙСТВО ДЛЯ РАСПРЕДЕЛЕНИЯЗАДАНИЙ ПО ПРОЦЕССОРАИ(57) Изобретение относится к вычислительной технике и может быть использовано для распределения заданий вмногопроцессорных системах, Цельюизобретения является повышение достоверности функционирования. Устройство содержит блок 1 управления, ре 1 гистры 2, 3, регистр 4 сдвига, блок 5 определения загрузки процессоров, элементы 6, 7 задержки, элемент И 8, элемент ИЛИ 9, блок 10 элементов И, группу 11 блоков элементов И, блок 12 определения номера процессора с минимальной загрузкой, элементы И 13-15, элемент ИЛИ 16, триггер 17, блок 18 элементов И, блок 19 запоминания информации, блок 20 элементов И, элемент ИЛИ 21, входы 22 числа задач в задании, 23 задания времени выполнения задач, 24 номера распределяемого задания, выход 25 номера задания устройства, вход 26 режима коррекции загрузки устройства, формирователи 27, 30, 33 импульсов,триг. геры 28, 31, элементы И 29, 32,элемент ИЛИ 34, генератор 35 импульсов. Цель достигается введением новых элементов и связей, 3 з.п. ф-лы,4 ил,гю аИзобретение относится к вычислительной технике и может быть использовано для распределения заданий вмногопроцессорных вычислительных системах.Цель изобретения - повышение достоверности функционирования,На фиг. 1 представлена функциональная схема устройства; на фиг. 2функциональная схема блока определения загрузки процессоров; на фиг. 3 функциональная схема блока определения номера процессора с минимальнойзагрузкой; на фиг. 4-функциональная 15схема блока запоминания информации.Устройство содержит блок 1 управления, регистры 2 и 3, регистр 4 сдвига, блок 5 определения загрузки процессоров, элементы 6 и 7 задержки,элемент И 8, элемент ИЛИ 9, блок 10,элементов И, группу 11 блоков элементов И, блок 12 определения номера процессора с минимальной загрузкой, элементы И 13-15, элемент ИЛИ 16,триггер 17, блок 18 элементов И,блок 19 запоминания информации, блок20 элементов И, элемент ИЛИ 21, входы 22 - числа задач в задании, 2330задания временивыполнения задач,.24 - номера распределяемого заданияустройства, выход 25 номера заданияустройства, вход 26 режима коррекциизагрузки устройства, формирователь 27импульсов, триггер 28, элемент И 29, 35формирователь 30 импульсов, триггер31, элемент И 32, формирователь 33импульсов, элемент ИЛИ 34, генератор35 импульсов, элемент И-НЕ 36, формирователь 37 импульсов, элемент. НЕ 38, блок 39 элементов НЕ, блок 40элементов И, генератор 4 1 импульсов,блок 42 элементов задержки, блок 43счетчиков, группу 44 блоков элементов И, группу 45 блоков элементов45ИЛИ, блок 46 сумматоров, группу 47блоков элементов И, блок 48 регистров, регистр, состоящий из триггеров 49, блок элементов И 50, блокэлементов И-НЕ 51, группы блоков элементов И 52-54, блоки элементов ИЛИ55-57, элемент И 58, входы 59 - информационный, 60 - установки, 61сброса, 62 - разрешения работы блокаопределения экстремального числа, 55группу блоков элементов И 63, группу элементов ИЛИ 64, группу блоковэлеменч ов ИЛИ 65, группу регистров 66, группу элементов 67 задержки, входы 68 - информационный, 69 - записи, 70 - циклической перезаписи, 71 - начальной установки блока запоминания информации.Устройство работает следующим образом.1Если устройство готово для распределения, то на выходе триггера 17будет сформирован единичный сигнал,который разрешит запись через входы22-24 устройства кодов числа необходимых процессоров, времени выполнениякаждой задачи и номера задания соответственно в регистр 4, блок 19 ирегистр 2, При этом на выходе элемента ИЛИ 9 появится единичный сигнал,который установит триггер 17 в нулевое состояние, чем будет запрещеназапись информации в устройство. В этоже время на вход пуска блока 1 будетподан единичный сигнал, который разрешит работу блока 1. Триггер 28переводится в единичное состояние,единичный сигнал с выхода триггера 28разрешает прохождение импульсов сгенератора 35 через элемент И 29 напервый выход: блока 1, Единичныеимпульсы с первого выхода блока 1 постуПают на вход блока 12 и разрешают его работу. Единичные импульсыс выхода блока 1 через элемент 7поступают на вход регистра 3 иразрешают запись в него кодов номеров процессоров, выбранных в блоке12, Коды номеров, выбранных для распределения процессоров, с инверсноговыхода регистра 3 поступают на входблока 10 элементов И и через вход бло.ка 1 на вход элемента ИЛИ 34. По единичному сигналу с выхода элементаИЛИ 34 формирователем 33 будет сформирован единичный импульс, которыйсбросит в "0" триггер 28 и установитв "1" триггер 31. На этом заканчивается фаза поиска подходящих для распределения процессоров,Единичный сигнал с выхода триггера 31 разрешает прохождение импульсов с выхода генератора 35 через элемент И 32 на вход блока 10 элементовИ и через элемент 6 на вход регистра4 и вход блока 19. На выходах некоторых элементов блока 10 элементов Ипоявляются единичные сигналы, которыеразрешают формирование новых кодовзагрузки для соответствующих процес.40 451. Устройство для распределения заданий по процессорам, содержащее блок управления, два регистра, регистр сдвига, два элемента задержки, элемент И, элемент ИЛИ, блок элементов И, группу блоков элементов И,блок определения номера процессора с минимальной загрузкой, причем выход первого регистра подключен к информационным входам блоков элементов И группы, выходы которых подключены к выходам номера задания устройства, выход первого блока элементов И подключен к управляющим входам блоков элеменсоров блоком 5, гтрохождецие цсмеразадания через соответствующие блоки,группы 11 блоков элементов И ц выход 25 устройства, а также устанавливают в единичное состояние соответствующие триггеры регистра 3 и сбрасывают в "О" соответствующие триггерырегистра 4 и регистры группы регистров 66 блока 19. Фаза распределениязавершается, если сброшены все триггеры регистра 4 или установлены в "1"все триггеры регистра 3Если всетриггеры регистра 3 в единичном состоянии и есть еще нераспределенцые задачи, то единичный сигнал с выходаэлемента И 14 поступает на вход пуска блока 1 и через элемент ИЛИ 16на вход останова блока 1, что приводит к возобновлению фазы поиска. Работа устройства заканчивается, есливсе триггеры регистра 4 установленыв 0". При этом все триггеры регистра3 устанавливаются в единичное состояние, а триггер 17 устанавливается 25в "1", разрешая тем самым запись вустройство информации о следующем за -дании.Если во время работы устройства повходу 26 поступил сигнал низкого уровуровня от любого из процессоров (процессор закончил выполнение очереднойзадачи), то единичным сигналом с выхода блока 5 все триггеры регистра3 будут установлены в единичное состояние, а сигнал низкого уровня свыхода блока 5 запретит работу блока 1. В это время в блоке 5 будетсформирован новый код загрузки дляданного процессора. 1 а этом фазакоррекции заканчивается. Работа устройства возобновляется с фазы поиска.,Формула изобретения тон 11 груши, входам ус.тцтвктт в "О" терного регистра и регистр сдвига, прямой выход которого ттодкчючен к первому ицформацис ттнсму входу первого блока элементов И ц к входу первого элемента ИЛИ, инверсный выход регттстра сдвига подключен к входу первого элемента И, первый выход блока управления подключен к входу разрешения работы блока определения номера процессора с минимальной загрузкой и через первый элемент задержки ттодключсн к синхровходу второго регистра, прямой выход и информационный вход которого подключеттьт соответственно к входу установки и выходу блока оттределения номер процессора с минимальной загрузкой, тттттерсцьтй выход второго регистр потттслютдтт к второму информационному вхоту первого блока элементов И, тходу сброса блока определения номер процессора с минимальной загрузкой и к входу кода номера процессор блок управления, второй выход которого подключен к управляющему входу первого блока элементов Ии через втсротт элементзадержки к сицхровходу регистр сдвига, о т л и чю щ е е с я тем, ,что, с целью повышения достоверности функционирования, в него введены три элемента И, два элемента ИЛИ, триг - гер, два блока элементов И, блок запоминания информции и блок определения загрузки процессоров, причем первый, втортй и третий выходы блока опрстделеция загрузки процессоров подключены соответственно к информационному входу блока определения цомер процессора с минимальной эв грузкой, первому входу втстрог элемента ИЛ 1 и к входу режим прерыв- ния работы блока управления, вход останова которого подключен к выходу третьего элемента ИЛИ, выход второго элемента ИЛИ подключен к сицхровходу второго регистра, прямой выход которого подключен к входу второго эле - мента И,.выход которого пдключец к первому входу третьго элемент И, выход которого подключен к входу пуска блока управления и к цс ртому цхо - ду четвертого элемент И, ттсртт 1, второй и третий входы б;тонгпрсделения загрузки проттессорц ц.тк ючены соответственно к входу ржцм коррекции заг рузки устрот ст , ь ьх;ту первого блока элементов 11 ц ь ых дублока запоминания информации, инфор-г мационный вход, вход записи, вход циклической перезаписи и вход начальной установки которого подключены5 соответственно к входу задания времени выполнения задач устройства,выходу триггера, выходу второго элемен - та задержки и к выходу первого блока элементов И. выход первого элемента ИЛИ подключен к вторым входам третье - го и четвертого элементов И и к входу установки в 0 триггера, выход первого элемента И подключен к второмук первому входу третьего элементов ИЛИ, синхровходу первого регистра и к входу уста.новки в "1" триггера, выход которого подключен к управляющим входам второго и третьего блоков элементов И, инфор мационные входы которых подключены соответственно к входу номера распределяемого задания устройства и к входу числа задач в задании устройства, выходы второго и третьего 25 блоков элементов И подключены соответственно к информационным входам первого регистра и регистра сдвига, последовательный выход которого подключен к последовательному входу ре- Зо гистра сдвига, выход четвертого элемента И подключен к второму входу третьего элемента ИЛИ.2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что блок уп 35 равления содержит три формирователя импульсов, два триггера, два элемента И, элемент ИЛИ, генератор импульсов, причем вход пуска блока соединен с входом первого формирователя импульсов, выход которого соединенс входом установки первого триггера,выход которого соединен с первым входом первого элемента И, информационный вход блока соединен с входом элемента ИЛИ, выход которого соединенс входом третьего формирователя импульсов, выход которого соединен с входом сброса первого триггера и входом установки второго триггера, вход останова блока соединен с входом второго формирователя импульсов, выход которого соединен с входом сброса второго триггера, выход которого соединен с первым входом второго эле 55 мента И, вход режима прерывания работы блока соединен с вторыми входами первого и второго цементов И, выход генератора импульсов соединен с третьими входами первого и вт.рого элементов И, выходы которых подключены соответственно к первому ивторому выходам блока.3. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок определения загрузки процессоров содержит элемент И-НЕ,формирователь импульсон, элемент НЕ, блок элементов НЕ, блок элементов И, генератор импульсов, блок элементов задержки, блок счетчиков, две группы блоков элементов И, группу блоков элементов ИЛИ, блок сумматоров, причем первый вход блока соединен с входом блока элементов НЕ,управляющим входом блока элементов Ии входом элемента И-НЕ, выход которого соединен с входом формирователя1 импульсов, выход которого соединенс вторым выходом блока и входом элемента НЕ, выход которого являетсятретьим выходом блока, выход генератора импульсов соединен с входомблока элементов И, второй вход блокасоединен с управляющими входами блоков элементов И второй группы, третий вход блока соединен с информационными входами блоков элементов Ивторой группы, выходы которых соединены с первыми входами блоков элементов ИЛИ группы, выходы которых соединены с входами блока сумматоров, выход которого является первым выходомблока, выход блока элементов НЕ соединен с входом блока элементов задержки и управляющими входами блоковэлементов И первой группы, выход бло.ка элементов задержки соединен с вхо.дом установки блока счетчиков, выходблока элементов И соединен с вычитающим входом блока счетчиков, выходыкоторого соединены с информационными входами блоков элементов И первой группы, выходы которых соединены с вторыми входами блоков элементов ИЛИ группы,4. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок запоминания информации содержит группублоков элементов И, группу элементовИЛИ, группу блоков элементов ИЛИ,группу регистров, группу элементовзадержки, причем информационный входблока соединен с информационными входами блоков элементов И группы, входзаписи блока соединен с первыми входами элементов ИЛИ группы. и управ 1 б 05250 10ляющими входами блоков элементов Игруппы, вход циклической перезаписиблока соединен с вторыми входами элементов ИЛИ группы, вход начальнойустановки блока через элементы задержки группы соединен с входамисброса регистров группы, выходы блоков элементов И группы соединены спервыми входами соответствующих блоков элементов ИЛИ группы, выходы элементов ИЛИ группы соединены с управляющими входами соответствующих регистров группы, выходы блоков элементов,ИЛИ группы соединены с информационными входами соответствующихрегистров группы, выходы которых соединены с выходом блока, выход К-горегистра группы соединен с вторым входом (К+ 1)-го блока элементов ИЛИгруппы, К = 1, М, М - количество ререгистров в группе, выход М-го регистра группы соединен с вторым входом первого блока элементов ИЛИ группы.1605250 Составитель М.СилинРедактор Н.Тупица Техред Л.Сердюкова Корре ОсауленкоЖ ираж а, 101 Производственно-издательскии комбинат Патент , г. Уж рч иУгоо Заказ 3454НИИПИ Государс енного комитет 13035, Москва,9 Подписноепо изобретениям и открытиям при ГКНТ ССС -35, Раушская наб., д. 4/5