Устройство для цифрового формирования сигналов с амплитудно фазовой модуляцией и одной боковой полосой

Изобретение относится к техникесвязи и может использоваться в системах передачи данных по первичнымширокополосным каналам связи.5Цель изобретения - повышение точности формирования,На фиг. 1 изображена структурнаяэлектрическая схема предлагаемогоустройства; на Фиг. 2 - схема кодера; 10на Фиг, 3 - схема блока управленияи блока Формирования адресов.Устройство содержит источник 1данных, кодер 2, блоки 3-6, задержки, мультиплексор 7, блок 8 памяти,буферный регистр 9, сумматор 10 регистр 11, ключ 12, цифроаналоговыйпреобразователь 13, Фильтр 11 блок15 управления, блок 16 Формированияадресов, переключатель 17 скоростиработы.Кодер 2 состоит из регистров 1820 сдвига, сумматоров 21-28 по модулю два, буФерного регистра 29.Блок 15 управления состоит из 25счетчиков-делителей 30 и 31, дешифра-тора 32, элементов НЕ 33-35, элемента И-НЕ 36. одновибратора 37,Блок 16 состоит из счетчиков 38 и39, элемента ч 0 и постоянного запоминающего устройства 11.Устройство работает следующимобразом.Двоичная последовательность ас выхода источника 1 поступает соскоростью Чна вход кодера 2, который перекодирует ее в четыре последовательности 1 Ъ, 1 Ь) С 1,1 Сскорость следования Ч которыхв четыре раза ниже скорости следова 40ния исходной последовательности 1 а )Процесс перекодирования осуществляется в три этапа, На первом этапе изисходной последовательности 1 а 1образуется четыре последовательности 4514 Й 11 ЙЙ,поправилуЙзв 48501 с=012311+2 4 Ф.4й+-- а9 аОперация осуществляется с помощью 55 элемента задержки на двенадцать тактовых интервалов (регистров 18-20и четырех сумматоров 21-2), Этаоперация необходима для устраненияявления размножения ошибок, где знак9 обозначает суммированию по модулюдва. На втором этапе производитсяинвертирование каждого нечетногоэлемента подпоследовательностей11 11.кф 1 111 1 з чтонеобходимо для Формирования сигналас амплитудно-Фазовой модуляцией иодной боковой полосой. В результатеобразуется четыре подпоследовательности Ь.= Ь+ 2 Ь",и(3) где Ь Ь С, С"могут приниматьзначения 11 и значит представляютсобой двоичные символы, а С и Ь 1,( где Ь = а,(-1)" Ь" = й, (-1)", 1=0,123, С = 41 с+1(-1)" С = гас: (-1)" (2) Инвертирование каждой из последовательностей осуществляется с помощью сумматоров 25-28 на один вход которого подаются символы одной из последовательностей, а на другой вход - управляющий сигнал (-1)" . Если значение управляющего сигнала - логическая единица, то символ подпоследовательности инвертируется, если логический ноль, - передается без изменения, На третьем этапе происходит запись полученных символов подпоследовательностейЬ Ь ) св буферный регистр 29. Четыре символа подпоследовательностей, например,цсг Ь 1,Ь С Схранятся в нем до тех пор, пока на его входах не появится следующие четыре значения:О й Ь, Ь С, С,Для нормальной работы на та ктовые входы кодера от блока 15 подаются частоты Г Р т, Р т,Следует отметить, что в данномслучае Формируется многоуровневый сигнал с амплитудно-Фазовой модуляцией и одной боковой полосой путем получения значений синфазной Ьи квадратурной С огибающих. Значения квадратурных огибающих связаны споследовательностями Ь Ь и СС следующим образом:могут принимать значения +1, +3 и представляют собой четырехуровневые символы.С выхода кодера 2 символы подпоследовательностей Ь , Ь 1, ), 1 СС ) поступают соответственно на входы блоков 3-6. Число отводов в каждом иэ блоков задержки равно 2 И, Сам блок задержки представляет собой последовательный регистр сдвига, На выходах блоков задержки, например блока 3, Формируется двоичное 2 М разрядное слово, символы которого равны(Ь, Ь 1,ц Ъ, 1 Информация на выходах линий 4-6 задержки формируется аналогичным образом изподпоследовательностей Ь), С 1Гс) .Четыре двоичных 2 М разрядных слова с выходов блоков 3 - 6 поступаютодновременно на входы мультиплексора 7. На управляющий вход мультиплексора подается с блока 15 двухбитовое слово, которое может иметь четыре . значения 00, 01, 10, 11, При этом ,в зависимости от значения управляющего слова на выход мультиплексора 7 коммутируется одно из четырех 2 И разрядных слов, сформированных на выходах блоков 3 - 6. 1 аким образом, на выходе мультиплексора 7 каждое из слов, полученных на выходах блоков 3-6,появляется поочередно через одну четвертую периода средней цастоты формируемого спектра (Рр).С выхода мультиплексора 7 2 И-разрядные слова подаются на младшие разряды адресных входов блока 8, В блоке 8 хранятся заранее рассчитанные отсчеты выходного сигнала Формирующего фильтра нижних частот (ФНЧ), представляющие собой свертку импульс" ной реакции ФНЧ с двоичной информационной последовательностью. Сигнал на выходе ФНЧ с импульсной реакцией Ь(п) конечной длительности при подаче на его вход синхронной последова" тельности, например Ь 1,), описывается известным выражениемй в(е) = й Ь Ь(г - (г + К)Т 1,(4):где Т - длительность входного единичного импульса.При этом отсчеты сигнала на выходе ФНЧ в моменты времени е = 1 С, где ь= - , 1 0,1,2,3 могут Р У 1 У э эУ быть найдены из (4) как(5) Обычно в реальных системах пере"дачи данных значение средней частотыформируемого спектра Р и скоростьследования Ч соотносятся как простыечисла15 Чи---- т,е. = - Т, (6)иРср Т 1 п щ С учетом этого обстоятельства выражение (5) можно записать в виде М П(7) Выражение= д - Т представим вл30 виде суммы двух компонент щ КТ+-Тл 1тч ф(8) где К - целая часть от деления числа 1(дп) на т, а -- остаток отделения числа (п) на щ, 1 =-гТ - КТ) = ,Е Ь Ь(- Т - гТ).(9)г:-й 50 Из выражения (9) видно, что отсчеты сигнала на выходе ФНЧ, взятые в моменты 1 Г, могут принимать конечное 55 множество значений, которое определяется длиной линии задержки 2 И и числом ш, зависящим от соотношения скорости следования Ч и средней частоты спектра Рр. Количество возможныхзначений отсчетов сигналов В. составляет М = 2 , так как принимаетитолько одно из двух значений +1 или -1, а 1 = 0,1, в. Поэтому можно заранее с высокой точностью рассчитывать все М возможных значений сигнала В( с) и записать их в блок памяти. Затем при Формировании очередного значения В(1) = Р(Ь КАТЬ -ЙФ 1 э Ь, Ь +, ) достаточно подать на адресные входы блока памяти двоичное слово 1 Ь уу Ь 1 К( еу Ь е Ьр , Ь и двоичное слово 1.Та кйм обра эом, двухра з Ряд ные двоичные слова, появляющиеся на выходе мультиплексора 7, подаются на младщие разряды адресных входов блока 8 памяти, на старщие разряды адресных входов которого подается двоичное число 1 с выхода блока 16.В результате на выходах блока 8 поочередно появляются многоразрядные числа В В, С 1, С, где 25 й г:-М Щ М г= 30 И г- йц 1(10) 35 В=В+2 В,Это число В записывается в регистр 11. Затем с блока 8 на вход буферногс 55 регистра 9 подается число С записывается в него и подается с задерж"кой на второй сумматор 10, где склаЧисла В, В, С С с выхода блока 8 подаются на вход сумматора 10 и вход буферного регистра 9, причем на вход сумматора 10 эти числа40 подаются со сдвигом на один разряд влево. На тактовый вход буферного регистра 9 с блока 15 подается сигнал записи в моменты появления чисел В и С 1 поэтому число В 1 записывает 45 ся в буферный регистр 9 и подается с задержкой на второй вход сумматора 10, В момент поступления на первый вход сумматора 10 числа В, (со сдвигом на один разряд) на его выходах Формируется число В, равное50 дывается с числом С . В результате на выходах сумматора 1 О появляется число СС = С 1+ 2 С 1Число С также записывается в регистр 11. Регистр 11 необходим для задержки числа В на одну четвертую периода частоты Рс . Выход регистра 11 соединен с входом ключа 12. Ключ 12 в соответствии с управляющим сигналом с блока 15 подает на цифроаналоговый преобразователь 13 сначала число В , затем через одну четвертуюФпериода частоты Рчисло С, затем через период частоты Р следующее число В;+, и т.д. Длительность подачи чисел на цифроаналоговый преобразователь 13 не превь 1 щает 200-300 нс, Цифроаналоговый преобразователь 13 преобразует числа В и С в отсчеты аналогового сигнала длительностью 200-300 нс. Выход цифроаналогового преобразователя 13 соединен с входоя Фильтра 14, который отфильтровывает побочные продукты преобразования, 1ЪПри передаче по первичному широкополосному каналу связи используется ряд стандартных скоростей. Конкретная скорость передачи выбирается переключателем 17, который подает на блок 16 двухразрядное слово: 00, 01, 10, 11, которое определяет, какая из скоростей следования Ч используется: 24, 32, 38 или 48 кБод. Это же слово подается на синтезатор частот (не показан), с которого на блок 15 подается одна из четырех тактовых частот Рт: 96, 128, 144 или 192 кГц и частота управления Р р, равная 672 кГц. Блок 16 Формирования адре,сов состоит из последовательно соединенных счетчика, на вход которого подается частота Р, равная 84 кГц, с блока 15, а на выходах появляютсясрфчисла от 0 до тп( в данном случае 21), и постоянного запоминающего устройства. На постоянное запоминающее устройство блока 16 также подает. .ся двухрахрядное слово с выхода переключателя 17 и сигнал с блока 15, который определяет, какое число выдавать на выходе блока 16. Блок 15, обеспечивает согласованную работу всех блоков устройства.1 О 8200 9 59 Формула изобретенияУстройство для цифрового формирования сигналов с амплитудно-Фазовой модуляцией и одной боковой полосой, содержащее источник данных, первый и второй блоки задержки, блок памяти, сумматор, цифроаналоговый преобразователь, выход которого соединен с входом фильтра, выход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения точности Формирования, введены кодер, третий и четвертый блоки задержки, блок управления, мультиплексор, переключатель скорости работы, блок Формирования адресов, буферный регистр, регистр и ключ, причем выход источника соединен с входом кодера, выходы которого через соответствующие блоки задержки соединены с входами мультиплексора, выход которого соединен с младшими разрядами адресных входов блока памяти, выход которого соединен с входомбуферного регистра и первым входомсумматора, выход которого через последовательно соединенные регистр иключ соединен с входом цифроаналогового преобразователя, выход переключателя скорости работы соединен свходом блока формирования адресов, 10 выход которого соединен со старшимиразрядами адресных входов блока памяти, выход буферного регистра сое"динен с вторым входом сумматора, выходы блока управления соединены со ответственно с тактовым входом кодера, тактовыми входами блоков задержки, управляющим входом мультиплексора, тактовым входом буферного регистра, тактовым входом регистра, управ-ляющим входом ключа, управляющимвходом блока формирования адресов,входы блока управления являются управляющим и тактовым входами устрой. ства.1598200 а Корректор В.Гирняк тавитель Н.Лаза ред М.Моргент Редактор С.Пекарь агарина, 10 ельский комбинат Патент г, Ужгород роизводственноЗаказ 3072 Тираж 528 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СЧС 113035, Москва, Ж, Раушская наб д. 4/5