Устройство для декодирования манчестерского кода

Изобретение относится к вычислительной технике и может быть использовано в высокоскоростных локальныхсетях связи,Целью изобретения являешся повышение точности декодирования и быстро"действия устройства за счет сокращения времени регенерации и уменьшения фпуктуации точки регенерации,На фиг,1 приведена функциональнаяСхема устройства; на фиг 2 - функцио"вуальная схема детектора перехода;наФиг,3 - функциональная схема распределителя синхросигналов; на фиг,4 временная диаграмма цикла декодирования; на фиг,5 - временные диаграммы,поясняющие работу устройства,Устройство содержит с первого потретий триггеры 1 - 3, детектор 4перехода, генератор 5 тактовых импульсов, первый и второй сдвиговыерегистры 6 и 7, элемент И 8 и распределитель 9 синхросигналов, На фиг,1обозначены вход 10, информационныйвыход 11 и .выход 12 синхронизацииустройства,Детектор 4 перехода содержит элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 13, первый ивторой триггеры 14 и 15, Распределитель синхро сигналов содержит спервого по седьмой элементы И-НЕ 1622На фиг,5 обозначены спедующиесигналы; а - .сигнал на входе 10,б и в - сигналы на первом и второмвыходах генератора 5, г " сигнал навыходе детектора 4, д - сигнал навыходе триггера 1, в и ж - сигналына втором и третьем выходах распределителя 9, з - сигнал на первом выходе регистра б, и - сигнал на первомвыходе регистра 7, к - сигнал на выходе элемента И 8, л - сигнал на втором выходе регистра 6, м - сигналиа третьем выходе регистра 6, н сигнал на первом выходе распределителя 9Устройство для декодирования манчестерского кода работает следующимобразом,Цикл декодирования начинается сфиксации служебного перехода (фиг.4)после чего производится выделение истинного значения обрабатываемого,бита и сопровождающего его синхросигнала,.Через момент времени,лприблизительно равный 075 , где- длительность битового интервала, устройство автоматически сбрасывается и может обрабатывать следующийбит, т,е, готово опять зафиксироватьслужебный переход,В зависимости от требований, налагаемых на входной сигнал, а именно:максимально возможное отклонение фазы как служебного, так и необязательного перехода (на границе битовогоинтервала) 0 , выбирается частота.. работы генератора 5 тактовых импульсов и разрядность сдвиговых регистров6 и 7При этом можно воспользоваться 15 следующими соотношениями: НТ 0 75 о где И 20Тразрядность сдвиговых регистровби 7;период тактовой частоты генератора 5 тактовых импульсов;длительность битового интер-:вала; 25 0,5 Т,где 6 - фазовое смещение флуктуация) точки регенерации устройства; 1,а 0 251 " шамаксс где Сс - время срабатывания сдвигового регистра 6 (7).При изменении состояния сигналана входе 10 на выходе детектора 4перехода образуется импульс положительной полярности, по которомуустанавливается в "1" триггер 1 и втриггер 3 переписывается состояниевходного сигнала, Триггер Э необходим для компенсации нремени сра батывания детектора 4, Установка навыходе триггера 1 высокого логического уровня разрешает работу сдвиговых регистров 6 и 7, которые начинают последовательный сдвиг едиО ниц в соответствии с синхронизирующими сигналами, поступающими с второгои третьего выходов распределителя 9Применение двух одинаковых сдвиговыхрегистров б. и 7 с парафазным управлением сдвигом позволяет поднятьтактовую частоту в 2 раза, и,следовательно, повысить как скорость входной информации, (быстродействие устройства), так и надежность декодирова 5 159470ния, При появлении на выходах первыхразряДов (первые выходы) сдвиговыхрегистров 6 и 7 высоких логических 1уровней, срабатывает элемент И 8 ина его выходе также устанавливает 5ся сигнал высокого логического уровня, что приводит к записи в триггер2 информации с выхода триггера 3, т,е,.истинного значения обрабатываемогобита, В зависимости от фазы синхросигнапов на втором выходе одного изсдвиговых, регистров (в случае, соот ветствующем временной диаграмме, - навтором выходе сдвигового регистра 6)устанавливается высокий логическийуровень, на третьем выходе соответственно - низкий логический уровень,Появление сигналов указанных уровней приводит к переключению распределителя 9 синхросигналов, что вызывает прекращение действия синхросигнала на втором выходе распределителя9, Следующий синхросигнал, соответствующий фазе синхросигнала на 25третьем выходе распределителя 9, устанавливается и на втором и третьемвыходах распределителя 9, В этотже момент времени на первом выходераспределителя 9 устанавливается сигнал низкого логического уровня, Такимобразом, при переключении послед него разряда любого из сдвиговыхрегистров 6 и 7 вследствие симмет-ричности включения следующий парафазный синхросигнал параллельно записывает в сдвиговые регистры 6и 7 логические нули и сбрасываеттриггер 1. Это позволяет снизитьвремя регенерации устройства до времени, соответствующего времени срабатывания триггерного элемента, чтодает возможность использовать устройство при работе с большими скоростями входных информационных потоков, 45где время регенерации существенновлияет на достоверность декодирования. Обнуление триггера 1 и сдвиговыхрегистров 6 и 7 переводит устройство в исходное состояние, 50Детектор перехода работает следующим образом,На С-входы триггеров 14 и 15 подаются парафазные синхросигналы, поэтому изменение логического уровняна П-входах триггеров 14 и 15 приводит к последовательной записи сначала в один, затем вдругой триггерпричем с разностью во времени, рав 1 6ной 0,5 Т (половине периода тактовойчастоты), Эта неодновремеиность записи позволяет элементу ИСКЛЮЧАЮЩЕЕИЛИ 13 сформировать на своем выходеимпульс положительной полярности, подлительности равный 0,5 Т,Сдвиговый регистр 6 работаетследующим образом,В исходном состоянии на его втором выходе установлен низкий логический уровень, на третьем выходевысокий логический уровень, натретьем выходе регистра 7,являющемся инверсным выходом сдвигового регистра 7, - также высокий логический уровень, на первых входахрегистров 6 и 7 - низкий логическийуровень; на втором входе регистра 6установлены синхросигналы, Работа регистра 6 блокирована установкой попервому входу низкого логическогоуровня, Последовательный сдвиг единиц начинается с установки по первому входу высокого логического уровня,Распределитель 9 синхросигналов работает следующим образом,В исходном состоянии на вторых выходах регистров 6 и 7 установлены низкие логические уровни, на их треть" их выходах - высокие логические уров-г ни, на первом и втором выходах генератора 5 находятся парафаэные синхро сигналы, Симметричность р аспределителя 9 позволяет сохранять парафаэность на втором - третьем выходах распределителя 9 и обеспечивать на первом выходе распределителя 9 в исходном состоянии высокий логический уровень. Так как второй и третий выходы регистра 6 являются соответственно прямым и инверсным его выходами, то при его переключении на втором выходе регистра 7 устанавливается высокий логический уровень, на его третьем выходе - низкий логический уровечь, что приводит к коммутации на втором и третьем выходах распределителя 9 синхросигнала, Поскольку этот сигнал парафазен синхросигналу с второго выхода генератора 5,. то в момент коммутации на втором и третьем выходах распределителя 9 устанавливается низкий логический уровень, после чего передним фронтом синхросигнала с второго выхода генератора 5 производится запись низких логических уровней в сдвиговые региет 1594701ры 6 и 7, одновременно с этим на первом выходе распределителя 9 вырабатывается сигнал низкого логическогоуровня, Запись в регистры 6 и 7низких логических уровней переводитраспределитель 9 в исходное состояние, Симметричность построения рас".пределителя 9 синхросигналов позволяет аналогично срабатывать и при смене управления на втором и третьемвыходах регистра 7, производя коммутацию синхросигналов с первого выхода генератора 5 на вход распределителя 9,10 5 Формула изобретения 1Устройство дпя декодирования манчестерского кода, содержащее ге" нератор тактовых импульсов, первый выход которого соединен с первымвходом детектора перехода, выход которого соединен с С-входом первого триггера, второй вход детектора перехода 25 является входом устройства, выход второго триггера является информационным выходом устройства, о т ли - ч а ю щ е е с я тем, что, с целью повышения точности декодирования и бы- ЗО стродействия устройства за счет сокращения времени регенерации и уменьшения флуктуации точки. регенерации, в устройство введены сдвиговые регистры, элемент И и распределитель синхросигналов, первый выход которого соединен с К-входом первого регистра, выход которого соединен с первыми входами первого и второго сдвиговых регистров, первые выходы кото рых соединены соответственно С первым и вторым входами элемента И, второй и третий выходы распределителя синхросигналов соединены с вторыми входами соответственно первого и второго сдвиговых регистров, вторые выходы которых соединены соответ" ственно с первым и вторым входами распределителя синхросигналов, третий выход первого сдвигового регистра соединен с третьими входами второго сдвигового регистра и распределителя синхросигнала, . третий выход второго сдвигового регистра соединен с трет ьим входом перво го сдвигово го регистра и с четвертым входом распределителя синхросигналов, пятый вход распределителя синхросигналов под" 1 кпючен к первому выходу генераторатактовых импульсов, второй выход которого соединен с шестым входом распределителя синхроимпульсов и с третьим входом детектора переноса, первыйвход которого объединен с 0-входомтретьего триггера, выход которогосоединен с П-входом второго триггера,С-вход третьего триггера подключен квыходу детектора перехода, выходэлемента И соединен с С-входом второго триггера и является выходомсинхронизации устройства,2Устройство по п,1, о т л ич а ю щ е е с я тем, что детекторперехода выполнен на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ и триггерах, выходы перво го и второ го триггеров соединенысоответственно с первым и вторымвходами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,выход которого является выходом детектора, 0-входы первого и второго триг"геров объединены и являются первым "входом детектора, С-входы первогой второго триггеров являются соответственно вторым и третьим входами детектора,13, Устройство по п, 1, о т л ич а ю щ е е с я тем, что распределитель синхронизации выполнен на элементах И-НЕ, выходы первого и второго элементов И-НЕ соединены соответственно с первым и вторым входамитретьего элемента И-НЕ, выход которого соединен с первым входом четвертого элемента И-НЕ, выход которого явявляется первым выходом распределителя, выход третьего элемента являетсявторым выходом распределителя, выноды пятого и шестого элементовИ-НЕ соединены соответственно с первым и вторым входами седьмого элемента И-НЕ, выход которого является .третьим входом распределителя,первые входы второго и пятого элементов И-НЕ являются соответственнопервым и вторым входами распределителя, первые входы первого и шестогоэлементов И-НЕ являются соответственно третьим и четвертым входами распределителя, вторые входы первого ипятого элементов И-НЕ объединены иявляются пятым входом распределителя,вторые входы второго и шестого элементов И-НЕ объединены и являютсяшестым входом распределителя,1594701 7 юч/ю фиюрогэлв Фггемкц Составитель Б,Ходовковецкая Техред Л.Олийнык Корректор С,Шевк Редак эводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина Заказ 2838 Тираж 659 ПодписноеБНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб., д. 4/5