Устройство для вычисления модуля вектора

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИН 1)5 С 7 55 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИ Н АВТОРСКОМУ ЗО ТЕ ЕТЕЛЬСТВ ки ля гнал юл. Ф 5(57) Изобретенительной технике ДПЧ ВЬЯИСЛЕНИЧ ИОДУ относится к вычисл и может быть примен2но в средствах цифровой обрабсигналов с квадратурными состщими для вычисления модуля сиреальном времени. Целью изобрявляется повынение быстродейсУстройство содержит первуюрую 2 схемы сравнения, первыйвторой 4 коммутаторы, первыйвторой 7 регистры, блок 5 коммаргументов многорядного кода,преобразования многорядного ксумматор 9, входы первого 10го 11 аргументов, выход 12 ретов, 2 з.п. А-лы, 4 ил.Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.5Цель изобретения " повышение быстродействия.На Аиг. 1 представлена функциональная схема устройства; на Аиг, 2 "структурная схема блока коммутацииаргументов многорядного кода; наАиг. 3 - пример реализации блока преобразования многорядного кода для п=б,11 аргументов и выход 12 результата,Блок коммутации аргументов многорядного кода содержит элемент НК 13;элементы й 1 И 14,-14 соответственно,с первого по пятый, группы элементов И 15,-15, соответственно с первой по четвертую, каждая из которыхсодержит элементы 16,-16 группу элементов И-НЕ 17,состоящую из элементов И-НЕ 18,-18.Преобразователь многорядногЬ кодасодержит сумматоры 13,-19,) первойгруппы, сумматоры 20,-20 п второйгруппы и сумматоры 21 -21+ треть-,ей группы,Устройство Аункционирует следующим образом. 40Устройство реализует аппроксимирующий алгоритм31, /4+118/1 Ь 2 Ы;1,1 ,45ч,1) 8. -.т,)ь,).На входы аргументов 10 и 11 и входы коммутаторов 3 и 4 поступают и- разрядные коды значения 1 Х и 17 1. Схема 1 сравнения формирует сигнал "1" при ) Х 1 или "0" при Х 1 дУ, поступающий на управляющий вход коммутаторов 3 и 4. В первом случае в регистры 6 и 7 принимаются соответственно коды "1 и 171,55Значения 1, и Ы; поступают соответственно на первый и второй входы блока 5 коммутации аргументов многорядного кода. Схема 2 сравнения Аормирует сигнал "1" при 1 /2 ) Б; или и и0 при 1 2 дЫ;. В первом случае сиг/. днал единичного уровня с управляющего входа блока 5 коммутации аргументов многорядного кода разрешает прохождение кода Ы; ня второй и третий выходы . и кода 1,; на четвертый выход блока 5 коммутации аргументов многорядного кода.Во втором случае сигнал единичного уровня с выхода элемента НК 13 разрешает прохождение кода Ы; на первый, второй и третий выходы и кода 1. на четвертый и пятый выходы блока 5 коммутации аргументов многорядного кода.1(оммутация линий разрядов входа преобразователя многорядного кода 8 с входами его сумматоров обеспечивает формирование многорядной кодовой мят- трицы, состоящей из кодов Ы,/2, Ы;/8, Б /1 б, 1., и обратного кода 1,;/4.На Аиг, 4 точками обозначены двоичные разряды кодов соответствующего веса, кружками - разряды, принимающие значение старшего разряда обратного кода 1, /4, знаком "+" - код коррекции (К 1), служащий для образования допол-, нительного кода из обратного 1.;(ч единица младшего разряда кода 1,;/4., Рамки окружают разряды, подаваемые на входы сумматоров. Номера нагов преобразования проставлены возле горизонтальных линий там же в скобках указано время преобразования: Т - такт работы одноразрядного сумматора Ту (и+1) ТВ - такт работы параллельного сумматора 9.Формула изобретения1, Устройство для вычисления модуля вектора, содержащее первую схему сравнения, два коммутатора и сумматор, причем вход первого аргумента соединен с входом первого операнда первой схемы сравнения и с первыми инАормационнымн входами первого и второго коммутаторов, вход второго аргумента соединен с входом второго операнда первой схемы сравнения и с вторыми информационными входами первого и второго коммутаторов, управляющие входы которых соединены с выходом схемы сравнения, выход сумматора является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия,1541602 6 45 50 с (2(и)-2)-го по (2(и)-1)-й, 55и-й разряд четвертого информационного входа,группы соединен с входом первого слагаемого (и+2)-го сумматора второй группы, первый и второй разряды пятого информационного входа группы в него дополнительно введены блок коммутации аргументов многорядного кода, блок преобразования многорядного кода, вторая схема сравнения и два регистра, причем выходы первого и второго коммутаторов соединены с информационными входами соответственно первого и второго регистров, выход первого регистра соединен с входом первого операнда второй схемы сравнения и с первым информационным входом блока коммутации аргументов многорядного када, выход второго регистра соединен с входом второго операнда второй схемы сравнения и с вторым информационным входом блока коммутации аргументов многорядного кода, управляющий вход которого соединен с выходам второй схемы сравнения и выход группы блока коммутации аргументов многорядного кода соединен с информационными входами группы блока преобразования многорядного кода, первый и второй выходы которого соединены с входами первого и второго слагаемых сумматора.1.2. Устройство .по и. 1, о т л ич а ю щ е е с я тем, что, с целью реализации коэффициентов аппроксимации, равных (1 и 3/16) и (3/4 и 11/16), блок коммутации аргументов многорядного кода содержит четырегруппы элементов И, группу элементов И-НЕ, пять элементов ШШ, элемент НЕ, причем разряды второго информационного входа блока соединеНы с первы/ми входами соответствующих элементов И групп с первой по третью, вторые входы элементов И групп с первой по третью объединены и соединены с выходами элементов ШП 1 соответственно, с первого па третий разряды первого инфорг мационного входа блока соединены с первыми входами соответствующих элементов И четвертой группы и с первыми входами соответствующих элементов И-НЕ группы, вторые входы элементов И четвертой группы объединены и соединены с выходом четвертого элементаЙЖ, вторые входы элементов И-НЕ объединены и соединены с выходом четвер%ого элемента ШБ 1, вторые входы элементов. И-НЕ объединены и соединены с выходом пятого элемента ШШ, первый и второй входы первого и пятого эле- ментов ШИ объединены и соединены с выходом элемента НЕ, вход которого объединен с первыми входами элементов 5 10 15 20 25 30 35 40 ЙШ с второго пп четвертый и соединен с управляющим входам блока, вто" рые входы элементов ШШ с второго по четвертый объединены и соединены с выходом элемента НЕ, выходы элементов И групп с первой по четвертую и выходы элементов И-НЕ группы соединены с выходами соответственно с первого по пятый группы.3. Устройство по п. 1, о т л ич и ю щ е е с я тем, что, с целью реализации коэффициентов аппроксимации, равных (1 и 3/14) и (3/4 и 11/-16), блок преобразования многорядного кода содержит первую группу сумматоров из 2(и) элементов (и - разрядность аргументов), вторую группу сумматоров из (и+2) элементов и третью группу сумматоров из (и+1) элементов, причем разряды с первого по (и)-й первого информационного входа группы соединены с входамИ первых слагаемых сумматоров первой группы с третьего по (и) соответственно, (и)-й (и)-й и и-й разряды первого информационного входа группы соединены с входами первых слагаемых соответственно (2(и)-2)-го, (2(и)- -1)-го и 2(и)-га сумматоров первой группы, разряды с первого по (и)-й второго информационного входа группы соединены с входами первых слагаемых соответственно первого и второго и входами вторых слагаемых соответственно с третьего па (и)-й сумматоров первой группы, и-й разряд второго информационного входа группы соединен с входом первого слагаемого (и)-го сумматора второй группы, разряды с второго по и-й третьего информационного входа группы соединены с входами вторых слагаемых соответственно первого и второго и входамитретьих слагаемых соответственно стретьего по (и)-й сумматоров пер,вой группы, разряды с первого по(и)-й четвертого информационноговхода группы соединены с входами первых слагаемых сумматоров первой группы соответственно с и-го по (2(и)-3) и с входами вторых слагаемых сумматоров первой группы соответственнасоединены с входами первых слагаемых соответственно первого и второго сум маторов второй группы, разряды с третьего по п-й пятого информацион 5 ного входа группы соединены с входами вторых слагаемых соответственно сумматоров с и-го по (2(п)-3)-й первой группы и с входами третьих сдагаемых сумматоров соответственно с (2(п)-2) по (2(п)-1)-й;первой гуппы, и-й разряд пятого инАормациоиного входа группы соединен с входом третьего слагаемого 2(п)-го сумматоора первой группы и входом второго слагаемого (и+2)-го сумматора второй группы, вход третьего слагаемого вторго сумматЬра первой группы соединен с входом кода коррекции, выходы сумм второго и третьего сумматоров первой группы соединены с входами вторых слагаемых соответственно первого и второго сумматоров второй группы, выходы сумм сумматоров с четвертого по,(п)-й первой группы сое д иены с входами первых слагаемых сумматоров соответственно с третьего по (-2)-й второй группы, выход суммьг (2(п)-2)-го сумматора первой групп соединен с входом второго слагае мЬго (и)-го сумматора второй групь, .ход. сумм (г( -1)-1)- о и г(п- -1)-го сумматоров первой группы соедйнены с входами первых слагаемых соответственно и-го и (и 1)-го сум 35 маторов второй группы, выходы переносов первого, второго и (и-)-го сумматоров первой группы соединены с входами третьих слагаемых соответственно первого, второго и (п)-го сумматоров второй группы, выходы переносов сумматоров с третьего по четвертый первой группы соединены с входами вторых слагаемых сумматоров соответственно с третьим по четвертый второй группы, входы третьих слагаемыхкоторых соединены с выходами переносов сумматоров соответственно с и-гопо (и+1) первой группы, выходы переносов сумматоров с (2(п)-2)-гопо 2(п)-го соединены с входамивторых слагаемых сумматоров соответственно с и-го по (и+2) второй груп-пы, выходы сумм сумматоров второйгруппы с второго по (и+2)-й соединены с входами первых слагаемых сумматоров соответственно с первого по(и+1)-й третьей группы, выходы переносов сумматоров второй группы с первого по (и+1)-й соединены с входамивторых слагаемых соответствующих одноименных сумматоров третьей группы,выходы переносов сумматоров первойгруппы с и-го по (2(п)-3)-й соединены с входами третьих слагаемьхсумматоров соответственйо с третьегопо (и)-й третьей группы, выходысумм сумматоров третьей группы с второго по. (и+2)-й и выход переноса(п+2)-го сумматора второй группы соединены с первым выходом блока, второйвыход которого соединен с выходами переносов всех сумматоров третьей группы.