Цифровой фазовращатель

19/20 И Ет СТВУ нием ения и упр ы, 1 с-ш вы 1 с разрядо юк одами СР 82 атора 3,зрядов кото ока 4 упорогоазрядов астоты, ин неходуст чены кактовый можетисполни- оматие, часто" ью изоб- диапазоого сигнавр ашател ь качестве систем ав ния по фа ержке. Цел асширение азы выход ходе вх ои содержити выходной СООЗ СОВЕТСКИХсоцидлистичеснихееспу блин ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТпо изобектениям и отнеытиямПЕИ ГКНТ СССР ПИСАНИЕ ИЗ ВТОРСНОМУ СВИДЕТЕ Л 1) 4380297/24-21(46) 30.11.89. Бюп. Р 44 (72) А.Г,Колышкин и С.Н.М , (53) 681.325(088,8) (56)В 10 Авторское свидетельство С 27639 ф кл. С 01 В. 25/04 ьАвторское свидетельство ССС 26300, кл. Н 03 К 13/20, 1 4) циФровой ФАЗОВРАщАтель(57) Цифровой фаз быть использован тельного элемента ческого регулиров те и временной зад ретения является на регулирования 51 4 О 01 В. 25/О 2ла, что обеспечивается ввустройство блока 4 управлляемого делителя 5 частотходов младших разрядов изкоторого соединены с вторымиК-щ младших разрядов суммвторые входы ш старших рарого соединены с выходамиравления, сигнальные входсоединены с выходами старуправляемого делителя 5 чформационные входы подклювходного сигнала, а его тсоединен с вторым тактовымройства. При этом управляблока 4 управления соединвходного кода. Устройствотакже делитель 1 частотыблок 2. 4 ил,Изобретение относится к радиотехнике и может. быть использовано в качестве исполнительного элемента систем автоматического регулирования почастоте, фазе или временной задержке,Целью изобретения является расширение диапазона регулировки фазы.На фиг. 1 приведена функциональнаясхема предлагаемого устройства, на 1 Офиг. 2 - пример конкретного выполнения управляемого делителя частоты,на фиг. 3 - пример конкретного выполнения блока управления; на фиг.4 эпюры, поясняющие работу предлагаемого устройства.Предлагаемый цифровой фазовращатель (фиг. 1) содержит делитель 1частоты, выходы которого соединены спервыми входами выходного блока 2,вторые входы которого соединены с выходами ш старших разрядов сумматора 3,первые входы 1 разрядов которого подключены к шине входного кода, а вторые входы ш старших разрядов суммато ра 3 соединены с выходами блока 4 управления, информационные входы кото-, рого соединены с выходами ш старших разрядов управляемого делителя 5 частоты, выходы 1 с-ш младших разрядов из 3 О ,1 старших разрядов которого подключены к входам младших разрядов сумматора 3, причем тактовые входы делителя 1 частоты и управляемого делителя 5 частоты соединены соответственно с шинами первого и второго тактовых сигналов, а информационные входы делите",ля 5 частоты и управляющие входы блока 4 управления подключены к шине входного кода. 40Делитель 5 частоты (фиг. 2) выполнен -в виде накапливающего сумматора, тактовый и информационный входы которого являются соответствующими входами управляемого делителя 5 частоты, 45 а выходы накапливающего сумматора являются выходами делителя 5 частоты.Блок 4 управления (фиг. 3) содержит набор 6 из схем 2 И, набор 7 из ш схем 2 И-НЕ и ш-канальньп коммута" тор (2 в 1) 8. Первые входы наборов 6 и 7 соединены с ш информационными входами блока 4 управления, а их вторые входы соединены с первым входом управления блока 4 управления,причем выходы набора 6 и выходы набора 7 подключены соответственно к первым и вторым информационным входам коммутатора 8, ш выходов которого являются выходами блока 4 управления, иуправляющие входы коммутатора 8 соединены соответствующими входами блока 4 управления,Устройство работает следующим образом,Импульсы с периодом следования Гпоступают на тактовый вход управляемо"го делителя 5 частоты. Прн этом состояние разрядов делителя 5 частотыизменяется (фиг. 4 а) с периодомхЭ 1 фгде Г - вторая тактовая частота,х - коэффициент деления управляемого делителя 5 частоты, величина которого задаетсязначением кода на информационных входах делителя 5 частоты.эПри изменении кода на информационных входах делителя 5 частота сигнала на выходе его последнего разряда изменяется от йд к= Х (при х=1). до Х = Е 2 (при х=2) с минимальныммккдискретом 61 =2 , где 1 - число разрядов делителя 5 частоты.На фиг, 4 а показаны значения периодов ТЗ для трех значеюай кода 1 (11 ) 1.) на входах делителя 5 соответственно в зонах 1-111,Сигналы с выходов Ь-ш) младших разрядов из К старших разрядов делителя. 5 частоты поступают непосредственно на входы соответствующих разрядов сумматора 3. Сигналы с выходов ш старщих разрядов делителя 5 частоты так же приходят на входы ш старших разрядов сумматора 3, но через блок 4 управления, Блок 4 управления обеспечивает в соответствии с сигналом управления на его первом управляющем входе замылание либо размыкание цепей прохождения ш сигналов от делителя 5 частоты на входы старших разрядов сумматора 3. Если эти цепи замкнуты, то состояния разрядов сумматора 3 изменяется с периодом, равным Т. При этом состояния разрядов сумматора 3 повторяют состояния делителя 5 с задержкой, величина которой определяется значением кода 1 на первых входах сумматора 3 (фиг, 4 б).На фиг, 4 б показаны значения этойзадержки для трех значений кода 1 сна входе делителя 1 частота сигналаЕ тогдд Г Г;2 1525616как он содержит счетчик 6, для существования которого должно выполняться 1 с ,7 2.5В соответствии с алгоритмом работы предлагаемого устрейства два различных состояния сигнала на выходе сумматора 3 должны быть разнесены во времени не менее, чем на период частотыследовательно период изменения состояния Младшего из ш старших разрядов сумматора 3 должен быть не менее двух периодов частоты 2 Э. В старшем из разрядов сумматора 3 этот период будет в 2 раз больше, а частота сигнала на его выходе будет в этом случае ограничена сверху 20(8) к с КгНо в соответствии с алгоритмом работы устройства я озых и тогда, в силу (7) и (8).(9) 30 вых макс 1 Сравним вью макс в прототипе ив предлагаемом устройстве в одинаковыхусловиях, т.е. при одинаковых 21 иГв и при ш = 2, для К = 2,3,4 получа 35ем в прототипе 40 в предлагаемом устройстве согласно(9) Е = сопзе = Е 1 2 (11) Из сравнения (10) и (11) следУет, 45 что при Е = 2 предлагаемое устройст" во и прототип обеспечивают равные диапазоны управления частотой. Но в этом случае Е= О, что делает невозможной реализацию прототипа, такА для любых К: 2 предлагаемое устройство обеспечивает больший диапазон регулировки частоты, чем прототип, причем(12) 22 68 ых макс пр Формула из обр етения Цифровой фазовращатель, содержащий делитель частоты, тактовый вход которого подключен к клемме первого тактового входа устройства, а выходы делителя частоты соединены с первыми входами выходного блока, вторые входы которого соединены с ш выходами сумматора, Ы первых входов которого подключены к шине входного кода, причем . выход выходного блока соединен с выходной шиной устройства, о т л и - ч а ю щ и й с я тем, что, с целью расширения диапазона регулирования в него введены блок управления и управляемый.делитель частоты, 1 с-ш выходов младших разрядов из 1 разрядов которого соединены с вторыми входами Ы-ш младших разрядов сумматора, вторые входы ш старших разрядов которого соединены с выходами блока управ" лення, сигнальные входы которого соединены с выходами ш старших разрядов управляемого делителя частоты, информационные входы которого подключены к шине входного кода, а его тактовый вход подключен к шине второго тактового входа устройства, причем управляющие входы блока управления подключены к шнне входного кода. Следовательно, по сравнению с прототипом, предлагаемое устройство обеспечивает расширение диапазона регулировки фазы.1525616 Составитель М. КатановаТехред Л.Сердюкова Корректор З.Лончак Т. ПарреноФ еда 1Производственно-издательский комбинат Патент , г, Ужгород, ул, Га а, 1 Заказ 7219/40 Тираж 714ВНИИПИ Государственного комитета по и113035, Москва, Ж,Подписноебретениям и открытиям при ГКНТ СССаушская наб., д, 45