Стоковое запоминающее устройство

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХ СПУБЛИН С 19/О ЕТ 4 а, фТРО ится к вычисастности к заад пр гл ах приема и пеормации специающей и Изобретениетельной техник ритетной отично по обычной иНа фиг ового за к вычисли- ости к запоможет быть с оси фо ча и минающ ствам, исистемах т хема еиств а;равлени ма использовано в редачи дискрет лизированных вь пе ои информачислителей также в Н тройс тв ахмногоканал нающихформаци рных запоем ввода си строиство к 2 управ- реверсивторой 6 змерите х комплексо ью изобр плотност е ет полного за ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ И АВТОРСКОМУ СВИД:ТЕЛЬСТ(71) Институт проблем моделированияв энергетике АН УССР и Специальное .конструкторско-технологическое бюрос опытным производством Институтапроблем моделирования в энергетикеАН УССР(56) Авторское свидетельство СССРВ 993333, кл. С 11 С 19/00, 1981.Авторское свидетельство СССРУ 1304078, кл. С 11 С 19/00, 1985.(54) СТЕКОВОЕ ЗАПОМИНА 10 ЩЕЕ УС ИСТВО(57) Изобретение относлительной технике, в чпоминающим устройствам, и может бытьиспользовано в системредачи дискретной инф ния является увелиранения данных залнения стека при ха 2лизированных вычислителей, а также в буферных запоминающих устройствах систем ввода информации многоканальных измерительных комплексов. Цель изобретения - повышение плотности хранения данных за счет полного за- полнения стека при хаотично поступающей приоритетной и обычной информации. Устройство содержит накопитель, адресный счетчик, три блока оперативной памяти, два коммутатор два распределителя импульсов, деши ратор, три реверсивных счетчика, эле мент памяти, два элемента ИЛИ, блок управления, В устройстве разбиение единого адресного поля накопителя на уровни (обычный и приоритетный) происходит по мере поступления информации, Запись информации, следующей за циклом считывания, происходит в первую очередь по уже свободнымресам считанной информации и лишь и отсутствии таковых увеличивается убина стека, 4 ил,1 представлена к поминающего устро на фиг, 2 - схема блока уп на фигЭ - схема распреде пульсов; на фиг, 4 - време аграмма работы устройства,Стековое запоминающее у содержит накопитель 1, бло ления, первый Э и второй 4 ные счетчики, первый 5 и вкоммутаторы, дешифратор 7, первый 8и второй 9 распределители импульсов,адресный счетчик 10, третий реверсивный счетчик 11, первый элемент ИЛИ12, первый 13, второй 14 и третий15 блоки оперативной памяти, элемент16 памяти, второй элемент ИЛИ 17,входы записи 18 и чтения 19 устройства, первый 20 и второй 21 входы синх 11ронизации устройства, выход Стек занят" 22 управляющий выход 23 считывания, выход "Стек пуст" 24 и выход25 признака приоритета.Блок управления (фиг. 2) содержитузел 26 постоянной памяти, триггеры27 и 28 и элементы ИЛИ 29 и 30,Распределитель импульсов (фиг. 3)содержит иквертор 31 и элементы ИЛИ32 и 33.Стековое запоминающее устройствоработает следующим образом.Перед началом работы все счетчикиустройства устанавливаются в одинаковое нулевое состояние (цепь начальнойустановки не показана), При этом навсех выходах состояния реверсивныхсчетчиков 3, 4 и 11 сигналы низкогоуровня. Следовательно, на выходе"Стек пуст" 24 устройства также сигнал низкого уровня, свидетельствующийоб отсутствии записанной информациив накопителе 1,При поступлении на вход 18 уст"ройства сигнала Запись" второй коммутатор 6 подключает (по сигналу наего управляющем входе ."1=0) черезпервый коммутатор 5 (К 2=0) выходыадресного счетчика .10 к адреснымвходам накопителя 1. По сигналам С,(фиг. 4) на первом входе 20 синхронизации устройства блок 2 управления формирует сигналы записи с, илпо которым осуществляется запись9информации в накопитель 1, и адресный счетчик 1 О переводится (положительным перепадом из "0" в "1") вследующее фазовое состояние. Одновременно осуществляется запись использованного адреса накопителя взависимости от наличия сигнала признака приоритета на входе 25 устройства в первый блок 13 оперативнойпамяти сигналом й либо во второй блок 14 оперативной памяти сигналом от, после чего соответствующий реверсивный счетчик первый 3или второй 4 также переходит в следующее фазовое состояние. При этом 5 10 15 20 25 30 35 40 45 50 55 все адреса хранящейся в накопителе 1информации, пришедший с признакомприоритета, запоминаются во второмблоке 14 оперативной памяти, а безпризнака - в первом блоке 13 опера-тивной памяти,Вход "Записьь 18 устройства имеетприоритет по отношению к входу "Чтение" 19 во всех случаях, кроме того,когда накопитель полностью загруженнесчитанной информацией, т.е. имеетместо высокий уровень сигнала на выходе "Стек занят" 22 устройства. Такая организация позволяет исключитьпотерю поступающей информации,Считывание информации, записаннойв стек, осуществляется следующим образом.При низком уровне сигнала "Чтение"на входе 19 устройства блок 2 управления формирует по сигналу е (фиг.4)второй тактирующей последовательностилна входе 21 сигнал считываниянасвоем втором выходе. Одновременноэтим же сигналомв блоке 2, управления взводится триггер 28 и навторой вход элемента ИЛИ 30 поступает разрешающий сигнал низкого уровня,Первый распределитель 8 импульсовпропускает на вход обратного счетапервого реверсивного счетчика 3 сигнал лс , при отсутствии записаннойинформации на приоритетном уровнестека либо на вход обратного счетавторого реверсивного счетчика 4 сигнал ,д при. наличии информации наприоритетном уровне стека, Послеэтого соответствующий реверсивныйсчетчик устанавливает на адресныхвходах соответствующего блока оперативной памяти (13 или 14) адрес последней записанной информации на данном уровне стека. Дешифратор устанавливает разрешающий сигнал (Ч,или Чнизкого уровня )на управляющем входе выборки данного блока оперативнойпамяти, после чего адрес для считывания информации устанавливается на адресных входах накопителя 1, так какка управляющем входе второго коммутатора 6 присутствует сигнал высокогоуровня (К 2= 1). Для управления внешними устройствами выдается на управляющий выход 21 устройства сигнал"Считывание" низкого уровня (Ч О),В то же время адрес, по которому про"изводится считывание информации изнакопителя, запоминается третьим бло"5 15 , ком 15 оперативной памяти по сигналуЭтот сигнал формируется блоком 2 управления на девятом выходе по сигналус выхода элемента ИЛИ 30, после чего второй триггер 28 устанавливается в исходное состояние. По окончании сигнала(положительным перепадом) третий реверсивный счетчик 11 переходит в следующее фазовое состояние и на его выходе состояния устанавливается сигнал 7 1 высокого уровня. После этого первый коммутатор сигналом К=1 подключает к своим выходам выходы третьего блока 15 оперативной памяти и в дальнейшем запись в накопитель новой информации осуществляется по адресам ранее считанной информации, При такой записи сигналомтретий реверсивный счетчик 11 переводится в предыдущее фазовое состояние, сигналом Ч осуществляется выборка запомненного адреса, который устанавливается (К 1=1,К 2=0) на адресных входах накопителя 1, В то же время в блоке 2 управления осуществляется взведение триггера 27, выходной сигнал которого разрешает формирование на первом выходе блока 2 управления сигнала записи с по сигналу С первой тактирующей последовательности. По окончании записи триггер 27 сбрасывается положительным перепадом импульса Формула изобретения Стековое запоминающее устройство, содержащее накопитель, информацион-. ные входы и выходы которого являются одноименными входами и выходами устройства, блок управления, первый и второй реверсивные счетчики, первый и второй коммутаторы, о т л и ч а - ю щ е е с я тем, что, с целью увеличения плотности хранения данных за счет полного заполнения стека при хао" лично поступающей приоритетной и обычной информации, в устройство введены первый, второй и третий блоки оперативной памяти, первый и второй распределители импульсов, дешифратор, адресный счетчик, третий реверсивный счетчик, первый и второй элементы ИЛИ, элемент памяти, причем адресные входы накопителя соединены с выходами второго коммутатора, информационные входы первой группы которого подключены к выходам первого и второго 20597 6блоков оперативной памяти и к информационным входам третьего блока оперативной памяти, адресные входы и выходы которого соединены соответственно с информационными выходами третьего реверсивного счетчика и первойгруппы первого коммутатора, выходыкоторого подключены к информационнымвходам второй группы второго коммутатора и первого и второго блоков оперативной памяти, адресные входы которых соединены соответственно с информационными выходами первого и второго реверсивных счетчиков, входы обратного счета которых подключены соответственно к первому и второму выходам первого распределителя импульсов, первый вход которого соединен 20 с установочным входом элемента памяти и вторым выходом блока управления, первый выход которого подключенк входу записи накопителя и к первому входу второго распределителя им пульсов, второй вход которого является входом признака приоритета устройства, а первый выход соединен свходом записи первого блока оперативной памяти и с входом прямого счета 30 первого реверсивного счетчика, выходсостояния которого подключен к первому входу второго элемента ИЛИ, выходкоторого является выходом признакапСтек пуст" устройства и соединенс пятым входом блока управления, первый и второй входы которого являютсяпервым и вторым входами синхронизацииустройства, третий вход блока управления является входом записи устрой ства и подключен к первым входам дешифратора и первого элемента ИЛИ,второй вход которого соединен с восьмым выходом блока управления и является выходом признака "Стек занят" 45 устройства, выход первого элементаИЛИ подключен к управляющему входувторого коммутатора, второй выходвторого распределителя импульсов соединен с входом записи второго блока 50 оперативной памяти и с входом прямого счета второго реверсивного счетчика, выход состояния которого подключен к вторым входам первого распределителя импульсов и второго элементаИЛИ и к входу сброса элемента памяти,выход которого соединен с третьим вхо-.дом дешифратора, второй вход которого подключен к пятому выходу блокауправления и является управляющим вы 1520597ходом считывания .устройства, выходыдешифратора соединены с входами выборки первого и второго блоков оперативной памяти, третий и четвертыйвыходы блока управления. подключенысоответственно к входу обратного счета третьего реверсивного счетчика ик синхровходу адресного счетчика,выходы группы которого соединены синформационными входами второй группыпервого коммутатора, а выход состояния соединен с шестым входом блокауправления, шестой выход которогоподключен к входу выборки третьего блока оперативной памяти, вход записи которого соединен с входом прямого счета третьего реверсивного 5счетчика и с девятым выходом блока управления, седьмой вход и десятый выход которого подключены соответственно к выходу состояния третьего реверсивного счетчика и к управляющему входу первого коммутатора, седьмой выход блока управления является выходом установочных импульсов устройства, четвертый вход блока управления - входом чтения устройства.1520597 Составитель О, Исаевловач Техред И.Дидык ак ектор И. Пожо раж 5 одпис ите скв роизводственно-издательский комбинат нпатент"у г. Ужгород, у Заказ 7831 ВНИИПИ Государственног 113035-35, Рауш ениям и открытиям при ГКНТ ССкая наб., д. 4/5