Стабилизатор постоянного напряжения

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХ 7 УБ 1)4 С 565 НИЕ ИЗОБРЕТЕНИЯ ОП ктро Дл ма о и ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИИ К АВТОРСКОМУ СВИДЕТЕПЬСТ(56) Авторское свидетельство СССР У 537336, кл. С 05 Г 1/56, 1976.Миловэоров В.П., Мусолин А.К.Дискретные стабилизаторы и формирователи нанряхения. - М.: Энергоатом. издат, 1986, с.117, рис5.15.(54) СТАБИЛИЗАТОР ПОСТОЯННОГО НАПРЯЖЕНИЯ(57) Изобретение относится к элтехнике. Цель - повышение быстрдействия и надежности в работе.этого в стабиаизатор введены сумтор 9 и декодирующий блок 8. Выные напряжения преобразовательныхмодулей ПМ) 1,2,3,4 суммируютспоступают на выход стабилизатор Сигнал рассогласования с выхода из"мерительного блока 7 (ИБ 1 поступает на первый вход сумматора 9, навторой вход которого подается синхронизирующее напряжение с выходагенератора 6. Суммарный сигнал с выхода сумматора 9 подается на входаналого-цифрового преобразователяАЦП 5, на второй вход которого поступает тактовый сигнал с второго выхода генератора 6. Сигналы с выходаАЦП 5, содерзащие информацию как ввиде кода, так в во времени, поступают на входы декодирукщего блока,который преобразует сигналы АЦП 5 всигналы управления преобразовательными модулями 1,2,3,4, которые определяют количество включенных преобразовательных модулей и коэффициентзаполнения широтно-импульсного модулятора - сигнала упраиления ПМ 4.2 з.п.ф-лы, 10 ил.30 Изобретение относится к электротехнике, в частности к вторичным источникам питания, и может быть использовано для стабилизации высокого уровня постоянного напряжения.Цель изобретения - повышение быстродействия и надежности.На фиг. представлена структурная схема стабилизатора постоянного 10 напряжения; на фиг.2 - схема аналого-цифрового преобразователя с преобразованием выходной информации по отношению к входной по коду Джонсона; на фиг.З - схема измеритель ного блока; на фиг.4 - схема сумматора; на фиг5 - схема декодирующе. го блока на параллельном регистре и мультиплексоре; на фиг6 - то же, на параллельном регистре, цифровом 20 компараторе и логической схеме ИЛИ; на фиг.7 - преобразовательный модуль для реализации двух состояний включено-выключено; на фиг. 8 - то же, дпя управления широтно-импульсным модулятором ШИМ-сигналов; на фиг.9 - эпюры, поясняющие работу устройства; на фиг.10 - таблица соответствия входных и выходных сигналов декодирующего блока.Стабилизатор содержит преобразовательные модули (ПМ) 1-4 постоянного напряжения в постоянное с управляющими входами, аналого-цифровой преобразователь (АЦП) 5 с преобразова- ЗБ нием выходной информации по отношению к входной по коду Джонсона, генератор 6 импульсов управления 1,ГИУ) и измерительный блок (ИБ) 7, причем ПМ 1 - 4 по входу соединены 40 параллельно, а по выходу последовательно. Декодирующий блок 8 выходами соединен с управляющими входами ПМ 1 - 4, а входами подключен к выходам АЦП 5, вход которого соединен 45 с выходом сумматора 9, входы последнего с выходами ГИУ 6 и ИБ 7. Тактовый вход декодирующего блока 8 подключен к выходу ГИУ 6.ПМ состоит из ключа 10, задающего 50 генератора 11, усилителя 12 мощности, выпрямителя 13, фильтра 14. Дпя управления ШИМ-сигналом после ключа10 устанавливается ЕС 0-фильтр 15.Стабилизатор работает следующим 55 образом.При подаче на вход стабилизатора постоянного напряжения начинают работать ПМ 1 - 4. Модули 1 - 3 (фиг,7 содержат последовательно соединенныеуправляющий ключ 10, задающий генератор 11, усилитель 12 мощности, выпрямитель 13 и фильтр 14. База управляющего ключа 10 является управляющимвходом ПМ 1 - 3. ПМ 4 (фиг.8) отличается от наличия 1.СР-фильтра 15 между управляющим ключом 1 О и остальными элементами ПМ. Благодаря этомуПМ 4 может управляться 11 ИМ-сигналом.Выходные напряжения ПМ благодаря последовательному соединению их выходовсуммируются и поступают на входстабилизатора. ИБ 7 (фиг.З), формирует на выходе сигнал рассогласования между выходным и опорным напряжениями.Сигнал рассогласования с выходаИБ 7 поступает на первый вход сумматора 9, на второй вход которого подается синхрониэирующее напряжение спервого выхода ГИУ 6. Согласно одному иэ возможных вариантов построениясумматор 9 (фиг,4) является дифференциальным усилителем, причемвход А используется для подачи сигнала рассогласования, а вход В - длясигнала синхронизации. Суммарный сиг.нал с выхода сумматора 9 подаетсяна вход АЦП 5, на второй вход поступает тактовый сигнал с второго вьюхода ГИУ 6. Синхрониэирующее напряжение ГИУ 6 может быть симметричными несимметричным пилообразным, а также экспоненциальным с приемлемойкривизной. Тактовый сигнал представляет собой последовательность прямоугольных импульсов той же частоты,что и частота синхронизирующего напряжения, имеющую постоянную фаэовуюзадержку ДГ относительно последнего, необходимую для нормальной работы АЦП 5,Сигналы с выхода АЦП 5, содержащие информацию как в виде кода, таки во времени, поступают на входыдекодирующего блока 8. Он преобразовывает сигналы АЦП 5 в сигналыуправления ПМ 1 - 4, которые определяют количество включенных ПМ 1 - 3и коэффициент заполнения ММ-сигналауправления ПМ 4. Таким образом за.мыкается обратная связь.АЦП 5 (фиг.2 ) состоит иэ четырехкомпараторов напряжения, первыевходы которых соединены вместе иобразуют вход АЦП 5. Другие входыкомпараторов соединены с последо3797 вательно соединенными резисторамиК, по которым протекает ток от источника тока 1. При этом напряжениена первом резисторе, равное 1 К,является опорным напряжением первого компаратора К 1, падение напряжения на втором резисторе 2 1 К является опорным для компаратора К 2 и т.д.Алгоритм управления ПМ определяется структурой декодирующего блока8 и объясняется с помощью фиг.9,где показаны уровни опорных напряжений Б,; - 1 К, Б,; - 21 К; Б = 31 К;1= 41 К и четыре характерные величины выходного сигнала сумматора 9.Сигнал с выхода сумматора 9 0 с Б сс Ц означает, что компараторыК 2 - К 4 имеют на выходах напряжения логического 0, а на выходе 20компаратора К 1 имеется последовательность прямоугольных импульсов с ко эффициентом заполнения у, пропорциональным сигналу рассогласования.Если Ц, Ц с 11, компараторы КЗ 25и К 4 имеют на выходах напряжениелогического "0", К - логической"1", а К 2 - последовательность прямоугольных импульсов с коэффициентом заполнения ), пропорциональнымсигналу рассогласования. Аналогичнополучаются сигналы на выходах компараторов в случаях, когда БсБ ссБ,и Б11,При этом размахсинхронизирующего напряжения долженбыть немного меньше 1 К, обычно(0,99-0,9 Я 1 К.Сигналы Х, Х Х Хс выходаАЦП 5, отсчитанные в моменты действия тактового сигнала, представляют 40комбинации кода Джонсона: 0000,1000, 1100, 1110, 1111. Следует отметить, что такие комбинации полу аются наиболее простым АЦП, а ихдекодирование с помощью декодирующего блока в сигналы управления ПМ требует наименьшее количество аппаратурных затрат. Кроме того, при использовании кода Джонсона такая структура наращивается по приведенному ниже правилу без ограничений. Указанные сигналы преобразуются с помощьюдекодирующего блока 8 в сигналыуправления ПМ 1 - 4 (фиг.9 ), ПМ 4работает в режиме широтно-импульсного регулирования, а ПМ 1 - 3 включаются дискретно. Декодирующий блокпредставляет собой синхронную последовательную логическую схему, пре 41 гобразующую выходные сигналы АЦП в сигналы управления ПМ. Схемы характеризуются некоторым числом внутренних состояний, кодируемых внутренними переменными. В качестве таких переменных в декодирующем блоке выбраны сигналы АЦП, зафиксированные в момент возникновения тактового сигнала. Элементом памяти при этом может служить параллельный регистр или отдельные синхронные Р-триггеры.Таблица истинности фиг.10 харак - териэует соответствие сигналов управления ПМ У- У 4 с выходными сигналами АЦП Х, - Х и внутренними переменными Х,- Х, Из анализа принципиальной схемы декодирующего блока (фиг.5с использованием стандартного 16-входового мультиплексора видно что У Хур У ХуХЮчз где ш - минтермы внутренних пере 1менных; . 1,3,7,15 - номера минтермов.Номерминтерма определяет номер информационного входа мультиплексора, на который необходимо подать соответствующий сигнал АЦП Х, при этом2 - 1.Внутренние переменные используются для адресации информационных входов мультиплексора. Другой вариант построения декодирующего блока (фиг.б ) отличается применением компаратора двоичных кодов для формирования сигнала У,. Как видно из фиг.10, У1 тогда и только тогда, когда код Х, ХХФ Хф ХХ ХТекупры значения сигналов АЦП подаются на входы компаратора числа А, а внутренние переменные на входы числа В, Выходы компаратора АВ и АВ соединены с входами логической схемы ИЛИ.В стабилизаторе вероятность безотказной работы равна вероятности безотказной работы единичного ПМ при наличии одного или нескольких резервных ПМ, быстродействие равно 57, так как сигнал обратной связи поступает на все управляющие входы П 1 одновременно. Формула изобретения 1. Стабилизатор постоянного напря жения, содержащий преобразовательные модули, соединенные по входу параллельно, а по выходу - последо 1379/ l.нательно, аналого-цифровой преобраэователь с преобраэонанием выходной информации по отношению к входной по коду Джонсона, генератор импульсов управления, измерительный блок, нходаыи подключенный к выходным выводам, о т л и ч а ю щ и й с я тем, что, с целью понышения быстродействия и надежности, н него введены 1 О сумматор и декодирующий блок, причем выходы декодирующего блока соединены с управляющими входами преобразовательных модулей, а входы - с выходами аналого-цифрового преоб разователя с преобразованием выходной информации по отношению к входной по коду Джонсона, вход которого подключен к выходу сумматора, входы которого подключены соответственно 20 к первому выходу генератора импульсов управления и к выходу измеритель. ного блока, а тактовый вход декодирующего блока подключен к второму выходу генератора импульсов управле ния .2. Стабилизатор по п,1, о т л ич а ю щ и й с я тем, что декодирующий блок выполнен в виде параллельного регистра и мультиплексора, при чем информационные входы регистра являются входами декодирующего блока и соединены с информационными входами мультиплексора, адресные входы которого подключены к выходам параллельного регистра, выход мультиплексора является первым выходомдекодирующего блока, а второй, третийи четвертый ныходы параллельного регистра являются последующими выходами декодирующего блока, а тактовыйвход параллельного регистра является тактоным входом декодирующегоблока. ЗСтабилизатор по п.1, о т л ич а ю щ и й с я тем, что декодирующий блок выполнен в виде парал-, лельного регистра и цифрового компаратора и логического элемента ИЛИ, причем перная группа входов цифрового компаратора подключена к информационным входам параллельного регистра, которые являются входами декодирующего блока, а вторая группа входов цифрового компаратора соединена с выходами параллельного регистра, входы логического элемента ИЛИ подключены к выходам равенства ко" дон и превышения кода на входе параллельного регистра по отношению к коду на его выходе соответственно, причем выход логического элемента ИЛИ является первым выходом декодирующего блока, а второй, третий и четвертый выходы параллельного регистра, эа .исключением первого, являются последующими выходами декодирующего блока, а тактовый вход параллельного регистра является тактовым входом декодирующего блока.981/50 дписноеВНИИПИ Г гопо д ний113035, М Ра 4/5 фическое иэводственно-по Тираж 866 осударственно елаи ивобрете осква, Ж, Покомитета СССРи открытийуюская наб., д. приятие, г.ужгород, ул. Проектная