Устройство для связи микропроцессора с внешними устройствами

) 4 С 13/О ВС "И и ОПИСАНИЕ ИЗОБРЕТЕ ВТОРСКОМ ДЕТЕЛЬСТВУ Оедов В 5ательский,й и техноло ки комплектного элект и А.Ю,Смирнов 8) идеельство13/00,ьство С13/00,981,СР1983 ете06 Ф ГОСУДАРСТВЕКНЫИ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ДЛЯ СВЯЗИ ИИ ЦЕССОРА С ВНЕШНЯЯ УСТРОЙСТВ(57) Изобретение относится к вычислительной технике и может быть использовано в микропроцессорных гистемах обработки данных для связи микропроцессора с внешними устройствами, подключенных к интерфейсной магистрали, Цель изобретения - расширение области применения устройстваза счет обеспечения возможности подключения к интерфейсной магистрали1372330 внешних устройств разного быстродействия. Цель достигается тем, что в устройство, соединенное с интерфейсной магистралью 1 внешних устройств и содержащее группы шинных формирователей адреса 2 и данных 6, генератор 3 тактовых сигналов, эле Изобретение относится к вычислительной технике, в частности к средствам микропроцессорного управления, и может быть использовано в системах обработки даных и управления. 5Цель изобретения - расширение области применения устройства за счет обеспечения возможности использования в системе внешних устройств разного быстродействия. 10На фиг.1 представлена блок-схема устройства; на фиг,2 - функциональная схема узла формирования готовности; на фиг.3 - временная диаграмма работы устройства.15Устройство соединено с интерфейсной магистралью 1 внешних устройств и содержит (фиг.1) группу шинных формирователей 2 адреса, генератор 3 тактовых сигналов, элемент И 4, ре 20 гистр 5 состояния, группу шинных формирователей 6 данных, дешифратор 7 адреса, дешифратор 8 управляющих сигналов и узел 9 формирования сигнала готовности, К интерфейсной магистрали 1 подключены внешние устройства 10, которые представляют собой либо ЗУ, либо устройства ввода-вывода в том числе и медленнодействующие,30 требующие работы в режиме ожидания.В качестве медленнодействующего ЗУ может быть использовано, например, постоянное запоминающее устройство с многократным перепрограммированием с электрической записью и стиранием информации типа К 1601 РР 1, в качестве медленнодействующего устройства ввода-вывода - электрическая пишущаямашинка типа КонсулУзел 9 формирования сигнала готов 40 ности (фиг,2) содержит элементы ИЛИ мент И, регистр 5 состояния, дешифраторы адреса 7 и управляющих сигналов 8, узел 9 формирования сигналаготовности, включающий первый триггер13, введены в узел 9 формированиясигнала готовности второй триггер 14и три элемента ИЛИ 11,12 и 15. 3 ил,11 и 12, триггеры 13 и 14 и элементИЛИ 15,Для связи с внешними устройствамиввода-вывода и устройствами памятииспользуются следующие сигналы интерфейсной магистрали 1:АДР - адресные, указывающие адрес ячейки памятиили устройства ввода-вывода; ИНФинформационные, служащие для передачи данных, команд, состояний и др.;ЧТЗУ - чтение памяти, указывает,что производится считывание информации (команд, данных и т,д,) из устройства памяти; ЗПЗУ - запись в память, указывает, что производитсязапись информации в устройства памяти; ЧТВВ - чтение устройства вводавывода, указывает, что производитсясчитывание информации иэ внешнихустройств ввода-вывода; ЗПВВ - запись в устройства ввода-вывода, указывает, что производится запись вовнешние устройства ввода-вывода;ОТВ - ответ, сообщающий, что указанная операция выполнена; ЭПР - запроспрерывания; ППР - подтверждениепрерывания,Устройство использует следующиесигналы микропроцессора (58 ОВМ 80):АО-А 15 - адресные, указывающие адресячейки памяти или адреса внешнегоустройства ввода-вывода; ДО-Д 7 - данных, предназначенных для передачиданных команд, состояний; СИНХРсинхронизирующий, указывающий началокаждого машинного цикла микропроцессора; ПРИЕМ - указывает, что шиныданных ДО-Д 7 находятся в режиме вводаинформации в микропроцессор; ВЫДАЧА -указывает, что шины данных находятсяв режиме вывода информации из микро 1372330процессора; ГТ - сигнал готовности,указынающий, что на шинах данныхимеется информация;,Ф 1, Ф 2 - тактирующие импульсы.Устройство для связи и обмена информацией по интерфейсной магистрали1 обеспечивает программный режим подвоздействием микропроцессора и режиморганизации связи и обмена информацией по прерыванию,В начале каждого машинного циклав такте Т 1 микропроцессор вырабатывает синхронизирующий сигнал СИНХР.В этом же такте микропроцессор уста 5навливает на адресных шинах АО-А 15код адреса ячейки памяти или устройства внода-вывода, Адрес остаетсяпостоянным до появления импульса Ф 2в такте, который слеГует за тактомТЗ данного цикла. В такте Т 1 на шиныданных выдается 8-разрядное управляющее слово,В такте Т 2 по импульсу Ф 2 сигналСИНХР снимается и выставляется сигнал 25ПРИЕМ, микропроцессор переходит нрежим приема информации, В такте Т 2по заднему фронту импульса Ф 2 такжеосущестнляется анализ сигнала ГТ,В зависимости от значения этого сигнала производится либо переход к такту ТЗ машинного цикла, либо переход всостояние ТОЖ, выход из которого возможен только при наличии на входе ГТмикропроцессора сигнала, соответст 35вующего готовности ЗУ или внешнегоустройства ввода-вьгнода.В такте ТЗ данные из ЗУ или внешнего устройства ввода-вывода принимаются на шину данных, по импульсу Ф.снимается сигнал на выходе ПРИЕМ,В тактах Т 4 и Т 5, если они необходимы, выполняются действия над операндами, По импульсу Ф 2 цикла Т 4 значение адреса на шине адреса изменяется и его значение является неопределенным до появления импульса Ф 2 такта Т следующего цикла.Диаграмма работы микропроцессорапри выдаче информации отличается отрассмотренной лишь тем, что сигналВЫДАЧА появляется по импульсу Ф 2, втакте, следующем за тактом Т 2, аснимается по импульсу Ф 1 такта Т 4,В последнем такте последнего цик 55ла команды проверяется уронень сигнала на входе ЗПР микропроцессора. Привысоком уронне этого сигнала и установленном ранее внутреннем триггере"РЛЗРЕ 1 ЕНИЕ ПРЕРЫВАНИЯ микропроцессор по тактовому импульсу Ф 2 данного такта устанавливает внутренний триггер ПРЕРЫВАНИЕ, Следующий цикл буд т циклом ПРЕРЫВАНИЕ, В этом цикле в упранляющем слоне устанавливается разрядПодтверждение запроса прерывания После дешифрации управляюшего слова этому коду будет соответствовать сигнал ППР (подтнерждение прерывания), Устройство, выдавшее запрос на прерывание, воспринимает его и выдает на информационные шины 1 БФ код вектора прерывания.Таким образом, из описания временной диаграммы работы микропроцессора можно сделать выводы: есть периоды, когда разряды адресной шины находятся в неопределенном состоянии; сигнал готовности должен быть определен до появления командных сигналов на шине управления; между анализом сигнала ЗПР и выдачей управляющего сигнала ППР микропроцессор проверяет сигнал ГТ.Устройство работает следующим образом.По сигналу СИНХР и импульсу Ф 2 через элемент И 4 в регистр 5 заносится код управляющего слона, определяющий режим работы микропроцессора в данном цикле, Разряды управляющего слова поступают на вход дешифратора 8, где производится декодирование и формирование по сигналам микропроцессора ПРИЕМ или ВЫДАЧА одного из сигналов управления интерфейсной магистрали ЗПЗУ, ЧТЗУ, ЗПВВ, ЧТВВ, ППР . При обращении микропроцессора кмедленному устройству (внешнему ЗУ,либо устройству ввода-вывода) навыходе дешифратора 7 вырабатываютсясигналы запроса на ожидание ЗАПРили ЗАПР 2, которые соответствуют либо обращению к медленному ЗУ (ЗАПР 1),либо обращение к медленному ВВ(ЗАПР 2), Сигналы ЗПР 1 и ЗАПР 2 поступают соответственно на входы триггеров 13 и 14,Работа схемы в случае обращения кмедленному ЗУ осуществляется следующим образом. По сигналу СИНХР и импульсу ф на выходе триггера 13 установится сигнал, соо-ветствующий неготовности ЗУ, Через элемент ИЛИ 15он поступает на вход микропроцессо 137233045 50 55 ра и переводит его в состояние ТОЖ,Сигнал ОТВ 1 от медленного ЗУ проходит через элемент ИЛИ 11 и сбрасывает триггер 13В случае совпадениячасти адресных разрядов, используемых для адресации ячеек ЗУ и устройств ввода-вывода на выходе дешифратора 7 также появится сигналЗАПР 1, хотя обр.щение в данный моментпроисходит к быстрому устройствуввода-вывода. Триггер 13 также установится в состояние, соответствующеенеготовности ЗУ, но уже в такте Т 2по импульсу Ф 2 при чтении ВУ, В следующем такте по импульсу Ф 1 при записи в устройство ввода-вывода появятся сигналы ЧТВВ, либо ЗПВВ соответственно, которые, пройдя через элемент ИЛИ 1, сбросят триггер 3 исигнал ГТ опять установится в состояние, соответствующее готовности внешнего устройства, и микропроцессорпродолжит выполнение работы,Аналогичным образом происходитработа с медленным устройством ввода-вывода. Для сброса триггера 14 вслучае непредусмотренного появлениясигнала неготовности используютсясигналы ОТВ 2, ЗПЗУ, ЗПВВ,Если при обращении к медленнодействующему ЗУ появляется запрос на прерывание ЗПР, то триггер 13 также будет установлен в состояние неготовности, так как на адресные шины АДР в тактах Т 1 и Т 2 будет выдан адрес этого ЗУ, Но уже в такте Т 2 по сигналу Ф 2 вместо команд обращения к ЗУ (ЗПЗУ или ЧТЗУ),с выхода дешифратора 8 будет выдан сигнал ППР, который, пройдя через элемент ИЛИ 11, сбросит триггер 13 и микропроцессор продолжит работу по обработке прерывания. В результате при использовании в системе внешних устройств с различным быстродействием при использовании полного адресного пространства время непредусмотренного ожидания составляет всего один машинный такт в случае записи во внешние устройства (ЗПЗУ или ЗПВВ), либо таких интервалов вообще не будет в случае команд чтения внешних устройств (ЧТЗУ, ЧТВВ) или появления сигнала ППР, следовательно, исключаются си 1туации зависания системы. Формула изобретенияУстройство для связи микропроцессора с внешними устройствами, содержащее группу шинных формирователейадреса, входы и выходы которых образуют соответственно группу входов ивыходов устройства для подключенияк шине адреса микропроцессора и адресной шине магистрали внешних устройствдешифратор адреса, регистр состояния,дешифратор управляющих сигналов,группа выходов которого образуетгруппу выходов устройства для подключения к шине управления магистраливнешних устройств, а информационныевходы соединены с выходом регистрасостояния, управляющим входом подключенного к выходу элемента И, группушинных формирователей данных, первыеинформационные входы-выходы которойсоединены с информационным входомрегистра состояния и являются группойвходов-выходов устройства для подклю чения к шине данных микропроцессора,вторые информационные входы-выходышинных формирователей данных группыобразуют вход-выход устройства дляподключения к шине данных магистраливнешних устройств, и генератор тактовых сигналов, первый и второй выходыкоторого являются соответственно выходами устройства для подключения ктактовым входам микропроцессора, первый вход элемента И соединен с выхоцом генератора тактовых сигналов, авторой вход является входом устройства для подключения к выходу синхронизации микропроцессора, управляющие 40 входы дешифратора управляющих сигналов и шинных формирователей данных групп образуют вход устройства для подключения к выходу задания режима обмена микропроцессора, и узел формирования сигнала готовности, включающий первый триггер, информационным входом соединенный с первым выходом дешифратора адреса, с т л и ч а ющ е е с я тем, что, с целью расширения области применения устройства, в узел формирования сигнала готовности введены второй триггер и три элемента ИЛИ, причем вход дешифратора адреса соединен с выходами шинных формирователей адреса группы, а второй выход подключен к информационному входу второго триггера, синхровходы первого и второго триггеров соединены с выходом элемента И, входысброса первого и второго триггеровподключены соответственно к выходампервого и второго элементов ИЛИ, группы входов которых соединены с группой выходов дешифратора управляющихсигналов, входы первого и второгоэлементов ИЛИ являются соответствующими входами устройства для подключения к первой и второй шинам синхронизации магистрали внешних устройств,выходы первого и второго триггеровподключены соответственно к первомуи второму входам третьего элементаИЛИ, выход которого является выходомустройства для подключения к входуготовности микропроцессора.1372330 И-ФЮ Сина Вы 09 ЧЯ г. Составитель В,ВертлиТехред М.Ходанич РектоР М.Шароши Тираж 704Государственного комитета СС елам изобретений и открытий одписное аушская наб., д, 4/5 13035, Москва, ЖПроизводственно-полиграфическое п тие Редактор В.ДЗаказ 484/4 город, ул.Проектная