Устройство цифрового интегрирования

ОЮЗ СО 8 ЕТСНИХОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 9) (11 45 51)4 С 06 Р 7/64 ОСУДАРСО ДЕЛ АНИЕ ИЗОБРЕТЕН б ЕННЫЙ КОМИТЕТ СССРЗОБРЕТЕНИЙ И ОТКРЫТИЙ ВТОРСНОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЙСТВО ЦИФРОВОГО ИНТЕГРИРОВАНИЯ(57) Изобретение относится к вычислительной технике и предназначено дляприменения в цифровых интегрирующихмашинах, Целью изобретения являетсяповышение достоверности функционирования устройства. Устройство содержитэлементы 1, 2 задержки, узлы 3-7 свертки по модулю три, узлы 8-11 сравнения, регистры 12-21, триггеры 22-25,мультиплексор 26, счетчик 27, блок28 вычитания подынтегральной функции,сумматор 29 подынтегральной функции,контрольный сумматор 30 по модулютри. Повышение достоверности достигнуто за счет контроля по .модулю трии локализации неисправности с точностью до четырех групп блоков. 2 ил.35 Изобретение относится к вычислительной технике и предназначено дляприменения в цифровых интегрирующихмашинах,Целью изобретения является повышение достоверности Функционированияустройства.На Фиг. 1 представлена структурнаясхема предложенного устройства; нафиг, 2 - временная диаграмма его работы.Устройство (фиг.1) содержит первый и второй элементы 1 и 2 задержки, пят узлов 3-7 свертки по модулютри, четыре узла 8-11 сравнения, десять регистров 12-21, четыре триггера 22-25, мультиплексор 2 б, счетчик27, блок 28 вычитания подынтегральной функции, контрольный сумматор 30по модулю три, вход 31 подынтегральной Функции устройства, первый и второй входы 32 и 32 начальной установки устройства, вход 33 контрольного кода устройства, входы 34 -34блокировки сигналов ошибки устройства, выход Зб интеграла устройства, выход 37 контрольного кода устройства, выход 38 результата контроля устройства, выход 39 кода типанеисправности устройства.Устройство работает следующим образом.Через вход 31 устройства на входэлемента 1 и первый вход блока 28вычитания поступает последовательность значений интегрируемой функцииНа второй вход блока 28 поступает этаже последовательность значений, прошедшая через элемент 1 и спедующийза ним регистр 12. Элемент 1 и последовательно соединенный с ним регистр12 задерживают последовательностьГ 1значений на 1 с = 2 тактов работы устройства где и - заданное целое поло 45жительное число. Работа устройстватактируется путем подачи одних и техже синхросигналов (для отсчета) насинхровходы всех регистров, а такжена счетный вход счетчика 27, Цеписинхровходов для улучшения восприятия структурной схемы устройства неприводятся. Величинаопределяетдлину временного отрезка, на котором вычисляется интеграл. Причем ин 55теграл определяется в каждом тактепо последним к значениям Функции,поступившим на вход устройства, т.е,с приходом каждого нового значения Функции (а значения функции поступают каждый такт) временной отрезок смещается на один такт. Значение интеграла определяется как сумма последних к значений функции, деленная на Е. На выходе блока 28 определяется разность последнего поступившего значения Функции Г, и значения функции Г, , пришедшего на вход устройства на К тактов раньше, Полученная разность по окончании такта записывается в регистр и в следующем такте поступает на вход сумматора 29, Другой вход сумматора 29 соединен с его выходом через регистр 14, образуя таким образом вместе с регистром 14 накапливающий сумматор, В первые 1 тактов работы устройства происходит обнуление регистра 12 сигналами, поступающими на устройство через вход 32 начальной установки (временная диаграмма 01 на фиг, 2). При этом первые Е значений функции проходят без изменения на выход блока 28 (через его первый вход) и далее через регистр 13 на вход сумматора 29, В начале работы устройства происходит также обнуление обратных связей накапливающего сумматора и аналогичной конструкции, образуемой блоками 30 и 15 (через вход устройства 32 ), Далее накапливающий сумматор в течение 1 тактов определяет сумму первых 1 значений функции, В каждый последующий такт на первый вход сумматора приходит код разности очередного значения Й. и значения1Г , пришедшего на 1 тактов раньше, При этом в коде суммы на выходе регистра 14 компенсируется величина ранее добавленного значения ;и добавляется величина значения Й . Таким образом, на выходе регистра 14 образуется сумма 1 последних значений функции, Деление суммы на число 1 осуществляется путем перенесения весовых функций результата на 1 разрядов влево. Полученный результат с выхода регистра 14 гоступает на выход устройства 36, Часть младших разрядов результатов на выходе сумматора 29, а также блока 28 в дальнейшем определении значения интеграла не участвуют (отбрасываются с потерей точности) и поступают для учета изменения делимости чисел на три в систему контроля,осуществляющую его проверку помодулю три и локализующуюнеисправности, 1345192Одновременно с поступлением на вход устройства 32 значений функции на вход контрольного кода устройства 33 подаются соответствующие этим значениям контрольные коды, являющиеся остатком по модулю три значений функции. Последовательность контрольных кодов поступает на вход элемента 2 и первый вход узла 5. Элемент 2 и следующий за ним регистр 7 задерживают последовательность контрольных кодов на Е тактов. С выхода регистра 7 задержанная последовательность контрольных кодов поступает на второй вход узла 5, На его третий вход подаются отбрасываемые разряды с выхода блока 28,Узел 5 сворачивает отбрасываемые разряды с выхода блока 28, определяет разностьпо модулю три контрольных кодов значений функции й и Г и далее учитывает в полученном результате отбрасываемые разряды, формируя на выходе контрольный код ( у -- О шой 3) вой 3, Этот код равен остатку от деления на три кода, записываемого в регистр 13. Полученный контрольный код в конце такта записывается в регистр 19. В следующем такте контрольный код поступает с выхода регистра 19 на первый вход сумматора 30. Выход сумматора 30 через регистр 15 соединен со своим вторым входом. Таким образом, последовательно соединенные сумматор 30 1и регистр 15 составляют накапливающий сумматор по модулю три. На третий вход сумматора 30 поступает оббрасываемые разряды В с выхода сумматора 29. Сумматор 30 выполняет свертку по модулю три отбрасываемых разрядов 6 и складывает по модулю три полученный результат с контрольными кодами, пришедшими через его первый и второй входы, Полученный при этом контрольный код является остатком по модулю три кода, записываемого в регистр 3. Этот контрольный код заносится в регистр 15, с выхода которого поступает на вход контрольного кода устройства 37.Поступающие через входы 31 и 33 устройства значения функции и их контрольные коды подаются также на вход узла 4 свертки и первый вход узла 9 сравнения соответственно, Узел 4 определяет код остатка от деления значения функции на три и подает его 10 15 20 25 30 35 40 45 50 55 на второй вход узла 9 сравнения, Узел 9 сравнивает его с контрольным кодом и в случае их неравенства (по модулю три) вырабатывает сигнал ошибки, Этот сигнал в конце такта (по завершению переходного процесса) записывается в регистр 18 и в следующем такте поступает с выхода регистра 18 на вход триггера 23.Аналогично описанному на вход узла 6 свертки по модулю три и первый вход узла 10 сравнения поступают значения функции и определенные для них контрольные коды с выходов регистров 12 и 17 соответственно. На вход узла 7 свертки по модулю три и первый вход узла 11 сравнения поступают значения разности и вычисленные для них контрольные коды с выходов регистров 13 и 19 соответственно. На вход узла. 13 свертки по модулю три и первый вход узла 8 сравнения поступают значения интеграла и вычисленные для них контрольные коды с выходов регистров 15 и 21 соответственно, Узлы 6, 7 и 3 определяют для поступивших на их входы значений коды остатков этих значений по модулю три и подают полученные коды на входы узлов 10, 11, 8 сравнения. Узлы 10, 11 и 3 сравнивают эти коды с контрольными кодами и в случае их неравенства (по модулю три) вырабатывают сигналы ошибки.Эти сигналы в конце такта записываются в регистры 19 и 15, а также в регистр 18 соответственно, и в следующем такте поступают с выходов указанных регистров на установочные входы триггеров 24, 25, 22 датчиков ошибки, На входы сброса этих триггеров приходят сигналы, поступающие через группу входов 34 блокировки сигналов ошибки устройства. Эти сигналы удерживают триггеры в состоянии "Нет ошибки" до прихода на их установочные входы результатов анализа полезной информации. На фиг, 2 показаны временные диаграммы этих сигналов К К , К и К . Триггеры 22-25 представляют собой К-триггер, т.е. триггер с доминированием входа сброса над входом установки. Поэтому триггеры не реагируют на сигналы ошибки, полученные при анализе информации, предшествующей полезной. При поступленин на установочный вход триггерасигнала он переходит в .состояниеошибки и удерживает его до прихода50 соответствующего сигнала на входсброса.С выходов триггеров сигналы контроля поступают на информационные вхо 5ды мультиплексора 26, на управляющийвход которого поступает код с выходасчетчика 27, До начала работы устройства счетчик удерживается в нулевомсостоянии сигналом, поступающим наего вход сброса через вход 35 устройства. Далее сигнал инвертируетсвое значение и счетчик начинает изменять свое состояние, При этом сигналы контроля с выходов триггеров 23,24, 25 и 22 поочередно в цикле подключаются через информационные входы мультиплексора на его выход 38, являющийся выходом контроля устройства,Одновременно с этим на выход 39 локалиэующего кода устройства поступает код с выхода счетчика 27, однозначно соответствующий номеру триггера.1При проявлении неисправности вустройстве или на его выхоцах 31 или33 ошибка будет зарегистрирована первоначально одним иэ датчиков ошибкии в последующих тактах будет подтверждена триггерами с большими номерами, ОПоследовательность подключения сигналов контроля с информационных входов мультиплексора 26 на его выходобеспечивает первоначальную регистрацию на выходе 38 устройства сигнала З 5ошибки от триггеров в порядке номеров 23, 24, 25 и 22. При этом на выходе 39 появляется код счетчика, соответствующий этому триггеру, чтооднозначно указывает на место неисправности, Например, при регистрации ошибки триггером 25 его выход ивыходы 39 и 38 устройства принимаютзначения, изображенные на временных диаграммах. Триггер 23 указывает на 45 ошибку на входах 31 и 32 устройства, а также в узлах 4, 9, 18 и 23. Триггер 24 локализует неисправность с точностью до узлов 1, 2, 12, 17, 6, 10, 20 и 24, Триггер 25 локализует неисправность с точностью до узлов 28, 5, 13, 19, 7, 11, 21 и 25. Триггер 22 локализует неисправность с точностью до узлов 29, ЗО, 14, 15, 3, 8, 16 и 22. 55Узел 5 свертки по модулю три выполнен в виде схемы свертки по мсдулю три, вход которой подключен к третьему входу узла, а выход соединен инверсно с третьим входом сумматора по модулю три, первый и второйвходы которого подключены к первомуи инверсно ко второму входам узла соответственно, а выход является выходомузла. Контрольный код по модулю трисостоит из двух разрядов, имеющих весовые Функции 1 и 2 или, что то жесамое - 1, так как 2=(-1) шой 3. Инверсное подключение состоит в соединении входа первого разряда сумматора с вторым разрядом контрольного кода и входа второго разряда сумматорас первым разрядом контрольного кодаПри этом весовые функции меняютсяместами, что равносильно вынесениюперед контрольным кодом знака -)т.е. подаче контрольного кода на "вычитание". Ф о р м у л а изобретенияУстройство цифрового интегрирования, содержащее три регистра, блок вычитания подынтегральной функции и сумматор подынтегральной функции,причем тактовый вход устройства соединен с входами синхронизации первого,второго и третьего регистров, выход сумматора подынтегральной функции соединен с информационным входом третьего регистра, выход которого соединен с выходом интеграла устройства и входом первого слагаемого сумматора подынтегральной Функции, о т л и ч а ющ е е с я тем, что, с целью повышения достоверности функционирования, оно содержит два элемента задержки, четыре угла сравнения, семь регистров, контрольный сумматор по модулю три, четыре триггера, счетчик, мультиплексор, пять углов свертки по модулю три, причем выход третьего регистра соединен с входом первого узла свертки по модулю три, выход которого подключен к первому входу первого узла сравнения, тактовый вход устройства соединен с входами синхронизации регистров с четвертого по десятый, вход подынтегральной функции устройства соединен с входом первого элемента задержки, выход которого соединен с информационным входом первого регистра, выход которого соединен с входом вычитаемого блока вычитания поцынтегральной функции, выход которого соединен с информационным входом второго регистра, выход которого соединен с входом второгослагаемого сумматора подынтегральной функции, выход которого соединен с входом первого слагаемого контрольного сумматора по модулю три вы 5 ход которого соединен с информационным входом четвертого регистра, выход которого соединен с вторым входом слагаемого контрольного сумматора по модулю три, выходом контрольного кода 10 устройства и вторым входом первого узла сравнения, выход которого соединен с информационным входом пятого регистра, выход которого соединен с входом установки в " 1" первого триггера, выход которого соединен с первым информационным входом мультиплексора, выход которого соединен с выходом результата контроля устройства, первый вход начальной установки устройства соединен с входами начальной установки первого и шестого регистров, второй вход начальной установки устройства соединен с входами начальной установки третьего и четвертого 2 Б регистров, вход подынтегральной функции устройства соединен с входом уменьшаемого блока вычитания подынтегральной функции и входом второго узла свертки по модулю три, выход которого соединен с первым входом второго узла сравнения, выход которого соединен с информационным входом седьмого регистра, выход которого соединен с входом установки в " 1" второго триггера, выход которого соединен с вторым информационным входом мультиплексора, с первого по четвертый входы блокировки сигналов ошибки устройства соединены с входами установки в "0" триггеров с первого по четвертый, вход контрольного кода устройства соединен с первым входом третьего узла свертки по модулю три, вторым входом второго узла сравнения 4 и входом второго элемента задержки,выход которого соединен с информационным входом шестого регистра, выход которого соецинен с вторым входом третьего узла свертки по модулютри, третий вход которого соединен свыходом блока вычитания подынтегральной функции, а выход подключен кинформационному входу восьмого регистра, выход которого соединен свходом третьего слагаемого контрольного сумматора по модулю три, выходпервого регистра соединен с входомчетвертого узла свертки по модулютри, выход которого подключен к первому входу третьего узла сравнения,выход которого соединен с информационным входом девятого регистра, выход которого соединен с входом установки в "1" третьего триггера, выходкоторого соединен с третьим информационным входом мультиплексора, выходшестого регистра соединен с вторымвходом третьего узла сравнения, выходвторого регистра соединен с входомпятого узла свертки по модулю три,выход которого соединен с первым входом четвертого узла сравнения, выходкоторого соединен с информационнымвходом десятого регистра, выход которого соединен с входом. установки в" 1" четвертого триггера, выход которого соединен с четвертым информационным входом мультиплексора, выходвосьмого регистра соединен с вторымвходом четвертого узла сравнения,третий вход начальной установки устройства соединен с входом сбросасчетчика, счетный вход которого соединен с тактовым входом устройства,а выход - с управляющим входом мультиплексора и выходом кода типа неисправности устройства,1345192 1 иВхй Фй дхййн райОйкЭ.М8 и 13ета ССС открыт кая на д, 4 едприяти зводс Ох 9, 1 Охи Яй ВхР/р М 3 8 хЗф ВЕ Вкж 75 ул 8 мх,сф с 8 юВ с Со( тавитель АКелемеш Техред И,Дид Тираж 670Государственного клам изобретений иосква Ж, Раушс о-полиграфичес Корректор С,Черни жгород, ул, Проектная