Устройство для вычисления квадратного корня

(504 С 06 Р ОПИСАНИЕ ИЭОБРЕТЕНИ У СВИДЕТЕЛЬСТВУ АВТО ГОСУДАРСТВЕННЫЙ КОМИТЕТ ССС ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫ(56) Авторское свидетельство СССР Ф 877529, кл. С 06 Р 7/552, 1979.Авторское свидетельство СССР У 239665, кл. С 06 Р 7/552, 1969.Авторское свидетельство СССР В 1140118, кл. С 06 Р 7/552, 1983. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАД РАТНОГО КОРНЯ(57) Изобретение относится к областивычислительной техники и может бытьиспользовано для аппаратурной реализации операции извлечения квадратного корня. Цель изобретения - сокращение аппаратурных затрат - достигается за счет модификации регистрарезультата, Устройство содержит ре"гистр 3 сдвига аргумента, сумматор2 и регистр 1 результата, содержаний (и+1) 1 К-триггеров и и - 2 элементов И (где и - разрядность регистра 1). Принцип работы устройства основан на поразрядных операцияхс использованием сдвига, 2 ил.,1 табл.12 Изобретение относится к вычислительной технике и может быть применено для аппаратурной реализации операции вычисления квадратного корня.Цель изобретения - сокращение аппаратурных затрат,На Фиг. 1 представлена блок-схема.устройства дпя вычисления квадратноГО корня нЯ Фигс 2 . ФункционЯльнЯЯсхема регистра результата,Устройство для вычисления квадратного корня содержит регистр 1 ре-зультата, сумматор 2 и регистр 3сдвига аргумента,Регистр 1, результата содержитп 1 К-триггеров 4, вспомогательный1 К-триггер 5, элементы И б, .вход 7переноса, вход 8 сброса и вход 9синхронизации.,Для вычисления квадратного корняиз числа, содержащего и двоичныхэразрядов с и-разряднои точностьюсумматор 2 и регистр 3 сдвига должны иметь по (п+1) разрядов,Вычисление квадратного корня осуществляется следующим образом,Падкоренное выражение заносится в регистр 3Б исходном состоянии в старшем (левом) разряде (и+1)-го регистра 3 сдвига аргумента записан О вн н и-м и (и)-м разрядах регистра 1 результата записана1 , а в остгльюе ивых разрядах регистра 1 записаны "О". На вхоц старшего (г+1)-го разряда гер во го слагаемо го сумматора 2 подана",Сначала производится вычисление квадратного корня из старших двух цифр подкоренного выражения. Для этого с помощью сумматора 2 производится сложение содержимого регистра 1 и содержимого регистра 3. Если на выходе сумматора 2 образуется сигнал переноса "1", то первая цифра корня равна 1, если сигнала перенося нет ОДля получения второй цифры корня на вход 9 синхронизации регистраподается синхроимпульс, При этом первая цифра корня заносится в обратном Коде в и-й разряд регистраа "1" с выхода триггера 4 (и)-г разряда регистра 1 переписывается вФ триггер 4 (и)-го разряда этого регистра, Если первая цифра корня - единица, то в сумматоре 2 сформиро 8375 б 2ван остаток, который переписываетсяв р еги стр 3, Е сли цифра корня - ноль,то подкоренное выражение, записанноев регистре 3, остается без изменения, Затем производится сдвиг регистра 3 на один разряд влево,Далее процесс вычисления выполняется как и для первой цифры корня,После получения второй цифры корО ня на вход 9 синхронизации 1 результата подается синхроимпульс, В(и)-й разряд регистра 1 записывается вторая цифра корня (в обратномкоде), Единица с выхода триггера 4 (п 5 2)-го разреза регистра 1 переписывается в триггер 4 (и)-го разряда этогорегистра. Затем производится сдвигрегистра 3 на один разряд влево иопределяется третья цифра корня.20 После выполнения и циклов в регистре 1 записывается результатвычисления квадратного корня в обратном кодеП р и м е р, Вычисление квадратно го корня из числа О, 10 10 10,Б таблице приведены значения логических сигналов на информационныхвходах и выходах триггеров 4 и 5для данного примера,30 Сигнал начальной установки поступает через вход 8 регистра 1 на входы сброса триггеров 4 и-го и (и)-горазряцов, устанавливая на их инверсных выходах "1", и на входы установ 35 ки "1" триггеров 4 остальных разрядов и вспомогательного триггера 5,устанавливая на их инверсных выходах "0" 1-й цикл,Регистр 3: О 1 О 10 1 04 Регистр 1: 11 10000 Сумматор 2: О 0 1 1 0 1 О На выходе переноса сумматора 2присутствует 111, После выполнениясуммирования содержимых регистров1 и 3 на вход синхронизации 9 регистра 1 подается синхроимпульс.На второй 1-вход триггера 4 и-горазряда подан сигнал "1"; на втором1-входе триггеров 4 остальных разрядов - "О"; на третьем 1-входе триггеров 4 всех разрядов - "1", На первый К-вход триггера 4 (и)-го разо 55 ряда подан сигнал "1"; на первый Квход триггеров 4 остальных разрядови триггера 5 - "О", К-входы триггеров 4 и-го и (и)-го разрядов соединены с общей шиной На второй/ В 1 т При подаче син х рои мпул ь с а н а динамиче с ки е тактовые вхо ды триггеров 4 и 5 н а инверсном выходе триггера 4 (и ) - го разряда устанавливаются сигнал " 1 " , а н а инверсном выходе три ггер а 4 и- го р аз ряда - си гнал "0, являющийся первой цифрой корня в обратном коде, так как на первый 1-вход триггеров 4 с выхода переноса сумматора 2 через шину 7 задана "1", Остаток из сумматора 2 переписывается в регистр 3 сдвига. После этого происходит сдвиг регистра 3 на один разряд влево,2-й циклРегистр 3: О 1 1 0 1 0 1 Регистр 1: 1 0 1 1 0 0 0Сумматор 2: 0 00 1100На выходе переноса сумматора 2 присутствует "1", После выполнения суммирования на вход регистра 1 подается синхроимпульс, На инверсном выходе триггера 4 (и)-го разряда устанавливается сигнал "1", а на инверсном выходе триггера 4 (п)-го разряда - "0" (вторая цифра корня в обратном коде), На выходе (и)-й схемы И имеется сигнал 0", который препятствует перезаписи триггера 4 п-го разряда, Остаток из сумматора 2 переписывается в регистр 3. После этого производится сдвиг регистра 3.3-й циклРегистр 3: 0 011000 Регистр 1: 001100Сумматор 2: 1 1 0 0 1 0 0На выходе переноса сумматора 2 находится "0", После выполнения суммирования на вход 9 регистра 1 подается синхроимпульс. На инверсном выходе триггера 4 (и)-го разряда устанавливается сигнал "1", На инверсном выходе триггера 4 (п)-го разряда остается сигнал "1" (третья цифра корня в обратном коде), Содержимое регистра сдвига 3 не изменяется. Поспе этого производится сдвиг 3 регистра,4-й циклРегистр 3: 0 1 1 0 О 0 0 Регистр 1: 1 00 1 1 10Сумматор 2: 1 1 1 1 10 На выходе переноса сумматора 2имеется "0", После выполнения с суммирования на вход 9 регистра 1 подается синхроимпульс, На инверсном выходе триггера 4 (п)-го разряда устанавливается сигнал "1", На инверсном выходе триггера 4 (и)-го разряда остается сигнал "1" (четв итая цифра корня в обратном коде).О Содержимое регистра 3 сдвига не изменяется,. После этого производится сдвиг регистра 3.5-й циклРегистр 3:1 0 0 0 0 0 Регистр 1: 1 001111Сумматор 2: 01 0 1 1 1 1На выходе переноса сумматора 2 20 присутствует "1"После выполнениясуммирования на вход 9 регистра 1подается синхроимпульс. На инверсномвыходе вспомогательного триггера 5устанавливается сигнал "1". На ин версном выходе триггера 4 (и)-горазряда имеется "0" (пятая цифра кор"ня в обратном коде), Остаток иэ суммагора 2 переписывается в регистр 3сдвига. После этого производится ЗО сдви г ре ги стр а 3,6-й циклРегистр 3; 1 0 1 1 1 1 0 Регистр 1: 1 0 0 1 1 0 1Сумматор 2: 000 1 1На выходе переноса сумматора 2имеется "1". После выполнения суммирования на вход 9 регистра 1 пода ется синхроимпульс, На инверсномвыходе триггера 4 (и)-го разрядаприсутствует "0" (шестая цифра корня в обратном коде).На инверсных выходах триггеров 4 д 5 регистра 1 установлен код 1,001100(результат вычисления в обратномкоде).Сокращение аппаратурных затратв устройстве происходит в результатеисключения из устройства счетчикациклов,Формула изобретения55Устройство для вычисления квадратного корня, содержащее регистрсдвига аргумента, сумматор и регистррезультата, содержащий и триггеров, 128375625 где и - разрядность регистра резуль-,тата, выход переноса сумматора подключен к первым Т-входам всех триггеров, К-входы и-го и (и)-го триггеров объединены, а Я-входы остальных триггеров подключены к входусброса устройства, инверсные выходывсех триггеров подключены к входамразрядов первого слагаемого сумматора, входы разрядов второго слагаемого которого подключены к выходам соответствующих разрядов регистра сдвисдвига аргумента, вход (и+1)-го разряда первогб слагаемого сумматораподключен к входу логической единицы 15устройства, выходы суммы сумматора подключены к информационному входу регистра сдвига аргумента, о т л и ч а ю -щ е е с я тем, что, с целью сокращения аппаратурных затрат за счет 20модификации регистра результата, врегистр результата введены вспомогательный триггер и (п.) элементов И,С-входы всех триггеров подключенык входу синхронизации устройства,инверсный выход вспомогательноготриггера подключен к второму 1-входу первого триггера, инверсный выходкоторого подключен к К-входу вспомогательного триггера и второму 1-входу второго триггера, инверсный выход 1-го триггера (1=2 и)подключен к второму 1-входу (д+1)-готриггера и первому К-входу (1.-1)-готриггера, прямой выход вспомогательного триггера подключен к третьему1-входу второго триггера.и первомувходу первого элемента И, выход1-го элемента И (1=1 п) подключен к первому входу Ц+1.)-гоэлемента И, второму К-входу 1"готриггера и третьему 1-входу(1+2)-го триггера, выход (и)-гоэлемента И подключен к второмуК-входу (и)-го триггера и третьему 1-входу и-го триггера, прямойвыход Г-го триггера (2=1 п)подключен к второму входу Г-го элемента И, К-входы и-го и (п)-готриггеров и 1-вход вспомогательноготриггера соединены с входом логического нуля устройства, вход сбросаустройства соединен с К-входом и-готри ггер а./47 Тираж 670 ВНИИПИ Государственного комитета СС по делам изобретений и открытий 3035, Москва, Ж, Раушская наб., д