Устройство для контроля логических схем

ПИСАНИЕ ИЗОБРЕТЕН К А ВТОРСНОМ,Ф СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(56) Авторское свидетельство СССР У 406197, кл. С 06 Р 11/00, 1972.Авторское свидетельство СССР В 627479, кл, С 06 Р /26, 974. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ СХЕМ(57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано для контроля цифровых и логических схем Цель изобретения - увеличение глубины контроля. Устройство содержит генератор тестов, блок регистрации, схему сравнения, три коммутатора, счетчик адреса, блок памяти, эталон ной реакции, блок эталонных задераек,счетчик ошибок, схему несовпадения,блок задержек, Основной принципконтроля традиционен. Сравнивают сэталоном выходную реакцию контролируемой логической схемы и в случаевыявления ошибки, фиксируется адрес,на котором произошла ошибка. В контролируемой логической схеме выбирают отдельные контрольные точки исигналы с выхода их пропускают через блок задержек, одновременно сигналы с контрольных точек блока памяти эталона поступают червз блоквременных задержек на первые входысхемы несовпадения для сравненияинформацией, поступающей на вторыевходы. Случаи несовпадения подсчитываются счетчиком ошибок и поступаютна блок регистрации. 4 ил.Из бретение относится к автоматике и вьгчцслцтепьцой технике и можетбыть использовано для контроля логических схем.Цель изобретения - увеличениеглубины контроля.Н фиг. показана блок-схема устройств; ца фиг.2 - схема регистра иблок сравнения; на фиг.3 - примерподключения к контрольным точкамконтролируемой логической схемычерез блок временных задержек; нафиг.4 - временные диаграммь выходных сигналов.Устройство (фиг.1) содержит генератор 1 тктовых импульсов, блок 2ввод тестов, элемент 3 задержки,буферцьгй накопитель 4, контролируемую логическую схему 5, блок 6 временных задержек, блок 7.эталонныхвременных задержек, блок 8 храненияэталона, счетчик 9 адреса, блоки10 и 1 потенциального согласования,коммугаторы 12, сумматор 13 по модулю двд, блок 14 записи резуль-атов контроля, коммутатор 15, счетчик 1 б ошибок, генератор 17 тестов,регистр 18, коммутатор 9, блок 20сравнения, вход 21 пуска.Гегистр 18 включает два блока22 и 23 триггеров, единичные входыкоторых подключаются соответственнок выходам контролируемой логическойсхемы 5 (и) и блока 8 храненияэтдлоцд 8(1 и) д нулевые входы к выходу первой Фазы генератора1 тактовых импульсон. Число триггеров в блоках 22 и 23 соответствуетчислу выходов логической схемы 5и блок 8 .арпения эталонов. Единичные выходы всех триггеров блоков22 и 23 подключены к информационным входам коммутатора 19, Блок 20сравнения включает блок 24 двухвхо/довых элементов И и И , номера входог которых обозцдчены соответствец -цо цифрмц 1,2 и 1, 2 , В блоксравнения в;одит также элемент1 П 25,Вход каждого элемента И в блоке24 подключен к одному из единичныхвыходов блок 22 триггеров, ца котором здписывются сигналы с выходаобъекта контроля.Вторые ц .оды элементов И блока24 подключены к нулевым выходамблока 23 триггеров, ца котором записывются сигналы с выхода эталонной схемы. 5 10 15 20 25 30 35 40 45 50 55 Входыи 2 элементов Иподключены соответственно к нулевым выходам блока 22 триггеров и к единичным выходам блока 23.На фиг.3 показаны цепи последовательно соединенных элементов 26- 28 контролируемой логической цепи, элементы 29 - 31 задержки, элементы ИЛИ 32 - 34, элемент ИЛИ 35 - 37, элемент 38 - 40 задержки, цепи последовательно соединенных эталонных элементов 41 - 43 блока хранения эталона. Сумматор 13 по модулю два содержит элементы НЕ 44 и 45 элементы И 46 и 47 элемент ИПИ 48.Устройство работает следующим образом.Перед началом работы все блоки с элементами памяти обращаются в исходное состояние. Затем включается гецератор 1 тактовых импульсов, который формирует в каждом такте импульсы двух фаз. Импульс первой фазы подается на вход блока 2 ввода тестов, и обеспечивается считывание сигналов теста с буферного накопителя 4. Затем импульсом второй фазы на выходе генератора 1 происходит считывание сигналов теста первого такта с буферного накопителя 4 и одновременная подача нд входы контролируемой логической схемы 5 и блока 8 хранения эталона, работа кото" рых синхроцизируется путем подачи тактовых импульсов с выходов генератора тактовых импульсов .Сигналы с выходов контролируемой логической схемы 5 и блока 8 хранения эталона поступают на информационные входы регистра 18. В случае несовпадения сигналов на одноименных выходах логической схемы 5 и блока 8 хранения эталона блок 20 сравнения формирует сигнал неисправности, который поступает в блок 14 записи результатов контроля и одновременно открывает коммутатор 19. Сигналы с выходов регистра 18, соответствующие несовпддающим выходным сигналам, поступают через открытый коммутатор 19 в блок 14 записи результатов контроля, В случае совпадения сигналов с выходов схемы 5 и блока 8 хранения эталона блок 20 сравнения не формирует сигнал неисправности и коммутатор 19 будет закрыт.На каждом такте проверки импульсом первой фазы триггеры регистра 18 устанавливаются в нулевое состояние,1252786 В результате этого ца входы элементов И и И блока 20 сравнения с выходов триггеров регистра 18 подаются разнополярные потенциалы. Элементы И и И блока 24 закрыты, и на5 их выходах и, соответственно, на выходе элемента ИЛИ 25 будут нулевые потенциалы , которые не обеспечат открытия коммутатора 19 и подачу сигнала неисправности в блок записи ре- О эультатов контроля.Импульсом второй фазы происходит хранения эталона соответствующие триггеры принимают одинаковые состояния (или нулевые, или едицггчцые), в результате чего ца входы элементов И и И блока 24 подаются разцополярцые потенциалы. Блок 20 сравнения не формирует сигнала неисправности, и коммутатор 19 закрыт, В случае несовпадения сигцалоц хотя бы цадцой паре одноименных выходов соот тстцующие триггеры принимают раэЗО личные состояния, поэтому ца входах соответствующего эпемецта И или И блока 24 будут одцополярцые положительные потенциалы (единичные сигналы) и ца выходах также будет фс рмироваться положительный пстен 35 циал (единичный сигнал) . Положительньй потенциал, подаваемый через элемент Ш 1 И 25, открывает коммутатор 19, а также поступает в блок записи результатов контроля как сиг- "О нал неисправности. Одновременно черезоткрытый коммутатор 1 9 происходит считывание выходных сигналов контролируемои логической схемы 5 и блока 8 хранения эталона в ре гистре 18.Иа следующем такте работы устройства подачей импульса первой фазы триггеры регистра 18 вновь сбрасываются в нулевое состояние, и процесс 50 работы устройства повторяется.С выходов генератора 1 тактовых импульсов тактовые импульсы первой фазь 1 также поступают ца счетный вход счетчика 9 адреса, авторой фазы - ца угравлякщие входы коммутатора. 11 а счетчике 9 адреса фиксируется код, соответствующий такту Выходы блоков 6 и 7 задержекподключены через блоки 10 и 1 по тенциального согласования, обеспечивающие формирование импульсов достаточной длительцости и мощности с целью компенсации возможного:читывание сигналов с выходов контолируемой логической схемы 5 и блоа 8 хранения эталона. Сигналы подаются ца единичные входы триггеров регистра 18 и изменяют их состояние, В случае совпадения сигналов ца одноименных выходах схемы 5 и блока 8 рлбоч ы схемы который после окоцча - ния такта считываетгя через открытьй коммутатор 2 в блок 14 записи резугц татов контроля.Таким образом, в блоке 14 накапливается информация, содержащая номерр такта, возможный факт неисправности контролируемой логической схемы 5 ца этом такте и выходные сигналы контролируемой логической схемы 5 и блока 8 хранения эталона, соответствующие этой неисправности.Информация, записанная в блоке 14, позволяет обнаружить отдельные неисправные элемецты контролируемой логической схемы 5 при достаточной полноте теста, Однако в случае последова; ельцого соединения элементов неиспранности становится неразличим кми. По зтому с целью лс ка.гиэадии этих неисправностей, в устройстве используются блок 6 временных задержек и блок 7 эталонных временных задержек с коцтактньги игольчатыми щупами, которые можно подключить к контрольным точкам контролируемой логическои схемы 5 и блока 8 хранения эталоцов как в начале проверки до обнаружения неисправности, так и цг рг; повторной проверкой после рс и 1 радин цеисправцо.ти. 1 Цупы подклк чз тся к коцтрольпым точкам логичсь и схемы 5 и блока 8 хранения эталона (,фиг 3) Р. охи 6 и 7 задержек вкзгючают цг 1 едоцательцо соединенные элемсцть 1 "9 - 31 и 38 - О задг.1 жки, которые обеспечивают задержку сигналовнрсмя, большее времени прохождения сигналов через эчемецты 26 - 28 з 1 огической схемы 41 - 43 блока хоацеция этллоцое 3Это необходимо для иск 1 ючгция наложения сигналов цри прохождении их через блоки задержек. Сигналы с выхода каждого элемента задержки и соответствующей контрольной точки элемента логической схещ . 5 и блока 8 подаются на элементты ИгИ 32 - 34 и 35 - 37 для исключения влияния задержанных импульсов ца работу проверяемой схемы 5.3разброса импульсов на выходах блоков задержек. 1252786Формул з изобретенияИмпульс с выхода сумматора 13 по модулю два поступает на счетчик 16 ошибок, который фиксирует число несовпадений импульсов с выходов блоков задержек. После окончания проверки сигнал с выхода признака конца тестов генератора тестов поступает через элемент 3 задержки на управляющие входы коммутатора 5 и открывает его. Код, соответствующий числу несовпадающих импульсов разрядных выходов счетчика 16 ошибок подается через открытый коммутатор 15 на блок 14 записи результатов контроля, откуда затем может быть напечатан на бумажной ленте, Элемент 3 задержки обеспечивает задержку считывания информации с выходов счетчика 16 ошибок на время прохождения всех импульсов через блоки 6 и 7 задержки, после окончания подачи сигналов теста. 1 О 15 20 25 ЭО По числу несовпадающих импульсовна выходах блоков 6 и 7 можно определить неисправный элемент из последовательно соединенных элементов26 - 28 (4 - 43). Например, пусть35неисправен элемент 26 схемы 5, Вэтом случае единичные или нулевыеимпульсы) ца выходе как этого элемента, так и остальных элементов 2628, как правило, це совпадают с40сигналами на выходах соответствующихэлементов блока 8 хранения эталона.В результате общее число несовпадений, Фиксируемых счетчиком 16 ошибок45равном 3 и соответствует неисправности элемента 26 (фиг,4 а). Если неисправен элемент 27, то сигналы навыходах элементов 27 и 28 не совпадают (фиг,4). В результате число50несовпадений равно 2, что соответствует неисправности элемента 27и т.д, Таким образом, по числу несовпадений, фиксируемых счетчиком16 ошибок и выводимых на печать блоком 14 записи результатов контроля,можно приближенно оценить местонеисправности в цепи последовательно соединенных элементов,Сумматор по модулю два Формируетвыходной одиночный импульс в случае5несовпадения импульсов на выходахблоков 6 и 7 задержек. Устройство для контроля логических схем, содержащее генератор тестов, блок хранения эталона, счетчик адреса, блок сравненИя, счетчик ошибок, первый коммутатор причем выход признака тестового набора генератора тестов соединен со счетным входом счетчика адреса, вход пуска устройства соединен с входом пуска генератора тестов, о т л и ч а ю - щ е е с я тем, что, с целью увеличения глубины контроля, оно содер - жит блок цремецных задержек, элемент задержки, блок эталонных временных задержек, два блока потенциального согласования, сумматор по модулю два, регистр, второй и третий коммутаторы и блок записи результатов контроля, причем выход признака тестового набора генератора тестов соединен с входами сброса контролируемой логической схемы блока хранения эталона и регистра, а также с входом считывания блока записи результатов контроля, выход признака опроса генератора тестов соединен с входами синхронизации контролируемой логической схемы, блока хранения эталона, управляющим входом первого коммутатора ц входом записи блока записи результатов контроля, выход признака опроса общего числа несовпадений генератора тестов через элемент задержки соединен с управляющим входом второго коммутатора, выходы признака тестового набора генератора тестов соединены с информационными входами контролируемой логической схемы и блока хранения эталона, выходы которого и выходы контролируемой логической схемы соединены с информационными входами регистра, первая и вторая группы выходов которого соединены с первой и второй группами информационных входов третьего коммутатора и первой и второй группами информационных входов блока сравнения, выход Не равно которого соединен с управляющим входом третьего коммутатора и входом синхронизации блока записи результатов контроля, разрядные выходы счетчика адреса соединены с информационными входами первого коммутатора, группа выходов которого и группывыходов второго и третьего коммутадва. 7 125 торов соединены с первой, второй и третьей группами информационных входов блока записи результатов контроля, выходы которого соединены с информационными выходами устройства, выходы контрольных точек контролируемой логической схемы соединены с входами блока формирования временных задержек, выход которого через первый блок потенциального согласования соединен с первым входом сум 2786 8матора по модулю два, выход которого соединен со счетным входом счетчика ошибок, разрядные выходы которого соединены с информационными входами второго коммутатора, выходы эталонных контрольных точек блока хранения эталоне сое";сны с входами блока эталонных временных задержек, выход которого соединен с вторым 0 входом сумматора по модулю252786 2 1 г 1 Фи Составитель А.СиротскТехред В.Кадар Корректор И.Муск одписное по д Иос 1 ГЗО оизводственно Редактор В.ПетрашЗаказ 4621/49 Тираж 671Государственного комитета СССРлам изобретений и открытийва, Ж, Раушская наб., д,4/5 играфическое предприятие, г.ужгород, ул,Проектная,4