Следящий аналого-цифровой преобразователь

(51)4 Н 03 М 1 4 ПИСАНИЕ ИЗОБРЕТЕАВТОРСКОМУ СВИДЕТЕЛЬСТВУ дре коСУДАРСТВЕННЫЙ КОМИТЕТ СССО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТ(71) Ленинградский ордена Ленина электротехнический институт им. В.И.Ульянова (Ленина) (53) 681.325(088.8)(56) Смолов В.Б., Смирнов И.А. и Полупроводниковые кодирующие и де дирующие преобразователи напряжения, Л.: Энергия, 1967, с. 135.Авторское свидетельство СССР799129, кл. Н 03 К 13/02, 1981. (54) (57) 1. СЛЕДЯЩИЙ АНАЛОГО-ЦИфРО.ВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий блок сравнения, первый вход которого соединен с выходом аналогового запоминающего устройства, первый вход которого соединен с входной шиной, второй вход блока сравнения соединен с выходом цифроаналогового преобразователя, входы которого соединены с первыми выходами реверсивного счетчика, первые входы которого соединены с первыми выходами сумматора, первые выходы реверсивного счетчика соединены с первыми входами первого логического блока, вторые входы которого соединены с первыми выходами сумматора, а выход - с первым входом сумматора, выход блока сравнения соединен с первым входом блока управления, второй вход которого соединен с вторым выходом реверсивного счетчика, третий вход - с вторым выходом сумматора, четвертый вход - с вьжодом генератора тактовьж импульсов, пятый вход - с шиной "Запуск", шестой вход ЯО 1179538 А с шиной "Стоп", первый выход - с вторым входом аналогового запоминающегоустройства, второй выход " с вторымивходами реверсивного счетчика, третийвыход - с третьими входами реверсивного счетчика, четвертый выход -с вторым входом сумматора, пятыйвыход - с третьим входом первого логического блока, шестой выход - с чет"вертым входом реверсивного счетчикаи третьим входом сумматора, седьмойвыход - с шиной Готовность", о т л ич а ю щ и й с я тем, что, с цельюуменьшения времени преобразования,в устройство введены второй логический блок и выходной регистр, причемтретьи выходы сумматора соединеныс первыми входами второго логического.блока, первые выходы которого соединены с четвертыми входами сумматора,а вторые выходы - с пятыми входами.реверсивного счетчика, при этом второй вход второго логического блокасоединен с восьмым выходом блокауправления, девятый выход которого,десятый выход - с шестым входом сум"матора, одиннадцатый выход - с первым входом вьжодного регистра,второй вход которого соединен с шестым вьжодом блока управления, -третьивходы - с первыми выходами реверсивного счетчика, а выходы - с вьжодной шиной устройства и седьмымивходами сумматора, восьмые входы которого соединены с первыми выходамиреверсивного счетчика2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блокуправления выполнен на двух элемен79538 11 тах 2 И-ИЛИ, девяти элементах И, пяти элементах ИЛИ, четырех элементах задержки, пяти КБ-триггерах, К-входы первого, второго и третьего КБ-триггеров, первый вход второго элемента И и первый вход четвертого элемента И объединены, подключены к выходу первого элемента И и являются первым, восьмым и девя-" тым выходами блока управления, В-вход первого КБ-триггера объединен с вторым входом второго элемен. та И и первыми входами седьмого, восьмого и девятого элементов И и подключен к выходу первого элемента 2 И-ИЛИ, выход девятого элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом седьмого элемента И, третий вход соединен с выходом второго элемента И, а выход является вторым выходом блока управления, С-вход первого КБ-триггера объединен с первым входом пятого элемента ИЛИ и подключен к выходу первого элемента задержки, вход которого объединен с входом третьего КБ-триггера, подключен к выходу третьего элемента И и является пятым выходом блока управления, выход третьего КБ-триггера соединен с первым и вторым входами второго элемента 2 И-ИЛИ, третий и четвертый входы которого объединены и подключены к выходу первого КБ-триггера, пятый и шестой входы объединены и подключены к выходу первого элемента 2 ИИЛИ, первый и второй входы которого объединены и являются первым входом блока управления, третий и четвертый входы также объединены и являются вторым входом блока управления, Б-вход второго КБ-триггера соединен с выходом второго элемента задержки и является одиннадцатым выходом блока управления, вход второго элемента задержки объединен с вторым входом восьмого элемента И, подключен к выходу третьего элемента задержки и является десятым выходом блока управления, вход третьего элемента задержки объединен с вторым входом седьмого элемента И, первым входом третьего элемента ИЛИ, первым входом второго элемента ИЛИ и подключен к выходу пятого элемента И, второй вход второго элемента ИЛИ объединен с вторым входом третьего элемента ИЛИ и является пятым входом, шестым выходом блока управления, выходтретьего элемента ИЛИ соединенс К-входом пятого КБ триггера,Б-вход которого объединен с первымвходом первого элемента ИЛИ и подклю"чен к выходу четвертого элемента И,второй вход первого элемента ИЛИявляется шестым входом блока управления, а выход соединен с К-входомчетвертого КБ-триггера, Б-вход кото-рого соединен с выходом второго элемента ИЛИ, а выход - с первым входомпервого элемента И, второй входкоторого объединен с первыми входами пятого и шестого элементов И и .является четвертым входом блокауправления, вторые входы пятого ишестого элементов И объединены и подключены к выходу пятого КБ-триггера,третьи входы пятого и шестого элементов И объединены и подключены к третьему входу блока управления, выходшестого элемента И соединен с вторымвходом девятого элемента И, входомчетвертого элемента задержки и является четвертым выходом блока управления, выход четвертого элемента задержки соединен с вторым входом пятого элемента ИЛИ, третий вход которого соединен с выходом восьмогоэлемента И, а выход является третьимвыходом блока управления, выход второго КБ-триггера является седьмымвыходом блока управления,3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что первый логический блок выполнен на и-элементах И по числу разрядов счетчика,элементе ИЛИ, дополнительном элементе И, выход которого является выходом первого логического блока, первый вход является третьим входомпервого логического блока, а второйвход соединен с выходом элемента ИЛИ,входы которого соединены с выходамисоответствующих элементов И, первыйвходы которых являются первыми входами первого логического блока, а вторые входы - вторыми входами первогологического блока.4, Устройство по п. 1, о т л ич а ю щ е е с я тем, что второйлогический блок выполнен на двухгруппах элементов ИЛИ, каждая из которых содержит (п)-элементов, двухгруппах элементов И, каждая из которых содержит (и) и (и)-элементов1179 соответственно, первые входы элементов И первой группы элементов И являются соответствующими первыми входами второго логического блока, вторые входы, кроме первого и последнего элементов, подключены к выходам предыдущих элементов И второй группы элементов И и объединены с первыми входами соответствующих элементов И второй группы элементов И, второй вход первого элемента И первой группы элементов И объединен с первым входом первого элемента И второй группы элементов И и является вторым входом второго блока, а второй вход последнего элемента И второго логичес 538кого блока соединен с выходом последнего элемента И второй группы элементов И, выходы элементов И первойгруппы элементов И подключены к первым входам соответствующих последовательно соединенных элементов ИЛИ первой и второй групп элементов ИЛИ;выходы элементов ИЛИ первой группыэлементов ИЛИ являются первыми выходами второго логического блока, выходы элементов ИЛИ второй группы элементов ИЛИ являются вторыми выходамивторого логического блока, а вторыевходы элементов И второй группыэлементов И являются первыми входамивторого логического блока.Изобретение относится к аналогоцифровым преобразователям и может быть использовано в связи, вычислительной и измерительной технике, а также в автоматизированных системах 5 управления технологическими процессами и системах автоматизации научных исследований.Целью изобретения является уменьшение времени преобразования. 1 ОНа фиг. 1 представлена Ьункциоцальцая схема следящего аналого-циА- рового преобразователя; на Фиг, 2 - пример реализации второго логического блока; на фиг. 3 - то же, блока 15 управления; на фиг. 4 - то же, первого логического блока,Предлагаемый следящий аналого-цифровой преобразователь содержит блок 1 щ сравнения, первый вход которого соединен с выходом аналогового запоминающего устройства 2, вход которого соединен с источниКом входного сигнала, второй вход блока 1 сравнения 25 соединен с выходом цифроаналогового преобразователя 3, входы которого соединены с первыми выходами реверсивного счетчика 4, первые входы реверсивного счетчика 4 соединены ЗО с первыми выходами сумматора 5, первые выходы реверсивного счетчика 4 соединены с первыми входами первого логического блока 6, вторые входы которого соединены с первыми выходами сумматора 5, а выход - с входом сдвига влево сумматора 5, выход блока 1сравнения соединен с первым входомблока 7 управления, четвертый входблока 7 управления соединен с выходомгенератора 8 тактовых импульсов, второй логический блок 9, седьмые входысумматора 5 соединены с выходами выходного регистра 10, первые входы которого соединены с первыми выходамиреверсивного счетчика 4.Второй логический блок содержитдве группы элементов 11-12 ИЛИ, двегруппы элементов 13-14 И.Блок управления содержит первыйэлемент 15 2 И-ИЛИ, девять элементов(16-24) И, пять элементов (25-29) ИЛИ,четыре элемента (30-33) задержки,пять КЯ- (34-38) триггеров, второйэлемент 39 2 И-ИЛИ,Первый логический блок содержит элементы 40 И и 41 ИЛИ.Устройство работает следующим образом.В начале нового цикла преобразования оценивается скорость изменения входного сигнала с помощью определения разницы между текущим и предыдущим результатами преобразования, Текущий результат преобразования получается на реверсивном счетчи- ке 4, а предыдущий результат преобразования хранится на выходном регистре 10,3 11795В конце предыдущего цикла преобразования блок 7 управления сигналомс десятого выхода осуществляет переписывание результата пРедыдущего преобразования с выходного регистра 10в сумматор 5, а затем текущий результат преобразования по сигналу с одиннадцатого выхода блока 7 переписывается иэ реверсивного счетчика 4в выходной регистр 10, (В самом кача Оле работы предлагаемого устройствасигналом начальной установки от блока 7 управления в сумматор 5 и в выходной регистр заносится код 0 - 01,а в реверсивный счетчик 4 заноситсякод 0 - 0) .В начале нового цикла преобразования блок 7 управления включает ана.логовое запоминающее устройство 2,в сумматоре 5 определяется разность щмежду результатом предыдущего преобразования (хранится на сумматоре 5)и результатом текущего преобразова-.ния (хранится на реверсивном счетчике 4), запускается второй логический дблок 9, который находит самую левую(старшую) единицу в сумматоре 5 и обнуляет все более младшие разрядыв сумматоре 5 и в реверсивном счетчике.30Результат сравнения с устранениемвлияния переполнения при работе вблизи границ диапазона изменения сигнала,так же как в прототипе, определяетсяиз соотношения358 -К,где К - сигнал с выхода блока 1сравнения;К - сигнал с единичного выходаразряда переполнения реверсивного счетчика 4.До тех пор, пока не произойдетчередование результатов сравнения,блоком 7 управления организуетсяцикл поиска поддиапазона, выдаваянужные сигналы по соответствующимвыходам, при этом блок 6 управляет:удвоением шага квантования (сдвигомвлево на один разряд содержимого сум-матора 5) при условии, что разряды 38 4числового эквивалента, более младшиечем изменяемый, будут находитьсяв состоянии 0", далее устанавливаережим работы реверсивного счетчика. 5с учетом результата сравнения и осуществляет изменение величины числового эквивалента (на реверсивном счетчике 4) на величину текущего шагаквантования (на сумматоре 5), т.е.цикл поиска поддиапазона совпадаетс работой прототипа за исключениемтого, что поиск поддиапазона начинается не с минимального шага квантования (как в прототипе), а с промежуточного шага квантования, величина которого определяется скоростьювходного сигнала и хранения на сумматоре 5.После чередования результатов сравнения блок 7 управления, так же каки в прототипе, организует цикл поразрядного поиска сигнала до тех пор,пока не появится "1" в младшем разряде сумматора 5. При этом выдаютсясигналы, по которым уменьшается в двараза величина текущего шага квантования в сумматоре 5 и изменяется величина числового эквивалента в реверсив":ном счетчике 4,После появления единицы в младшемразряде сумматора 5 блок 7 управленияпо сигналам со второго и третьеговыходов осуществляет коррекцию числового эквивалента, при этом сигнал натретьем выходе формируется толькопри наличии сигнала Б. Необходимостькоррекции обусловлена тем, что в поразрядном АЦП на выход выдается код,соответствующий нижней границе кванта, содержащего входной сигнал, Посигналу с десятого выхода осуществляется переписывание результата предыдущего преобразования с выходного,регистра 10 в сумматор 5, по сигналус одиннадцатого выхода результаттекущего преобразования с реверсивного счетчика 4 переписывается в выходной регистр 10. Сигнал с выходасемь сигнализирует о готовностивыходного кода.