Запоминающее устройство с коррекцией однократных ошибок

(191 1 Ю 4(51 б 11 Г 29/00 щщщщащщщщщ щщ - ОПИСАНИЕ ИЗОБРЕТЕНИЯХ ДВТОРСХОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТ 8 ЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ,(56) 1., Авторское свидетельство СССРФ 1073799, кл. С 1 С 29/00, 1982(54) (57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО СКОРРЕКЦИЕЙ ОДНОКРАТНЫХ ОШИБОК поавт.св. В 1073799, о т л и ч а ю -щ е е с я тем, что, с целью повышения надежности устройства, в неговведены блоки сравнения, элемент И,триггер и элемент индикации, причемодни входы блоков сравнения подключены к выходам сумматоров по модулюдва, другие входы - к выходам основного блока памяти, выходы блоковсравнения соединены с входами элемента И, выход которого подключен кодному иэ входов триггера, другиевходы которого подключены к одним извыходов блока управления, а выходтриггера соединен с входом элементаиндикации и является одним иэ выходов устройства.1137Изобретение относится к вычислительной технике и может быть использовано в качестве запоминающего устройства в вычислительных системах,к которым предъявляются требованияисправления однократных и обнаружения двукратньи ошибок,По основному авт.св. В 1073799известно запоминающее устройство скоррекцией однократных ошибок, содержащее основной и дополнительный блоки памяти, блок кодирования и блокуправления, выход которого подключенк управляющим входам основного блокапамяти и дополнительного блока памяти, входы которого соединены с выходами блока кодирования, входы которого объединены соответственно свходами основного блока памяти и являются информационными входами устройства, К мажоритарньгх элементов1,где К - число информационных входовустройства) и 2% сумматоров по модулю два, выходы которых подключенык одним из входов мажоритарньгх эле- .ментов, другие входы которых подключены к одним извыходов основногоблока памяти, а выходы мажоритарныхэлементов являются информационнымивыходами устройства, одни из входов.сумматоров по модулю два подключеныЗОк другим выходам основного блокапамяти, а другие входы - к выходамдополнительного блока памяти 1 1.Известное устройство не обеспечивает обнаружения двукратных ошибок, 35что снижает его надежность.Цель изобретения - повышение надежности устройства.Поставленная цель достигаетсятем, что в запоминающее устройство 40с коррекцией однократных ошибок введены блоки сравнения, элемент И,триггер и элемент индикации, причемодни входы блоков сравнения подклю-.чены к выходам сумматоров по модулю 45, два, другие входы - к выходам основного блока памяти, выходы блоковсравнения соединены с входами элемента И, вьиод которого подключены кодному из входов триггера, другие 5 Овходы которого подключены к одним извыходов блока управления, а выходтриггера соединен с входом элементаиндикации и является одним из вьиодов устройства. 55. На Фиг.1 показана структурная схема предлагаемого запоминающего устройства с коррекцией ЬДйократных 540ошибок; на Фиг.2 - структурная схема блока управления; на Фиг.3 - Н-матрица, поясняющая подключение входоь устройства и основного блока памяти к блоку кодирования, для кода "45, 36".Запоминающее устройство с коррекцией однократных ошибок (фиг.1) содержит основной блок 1 памяти, блок 2 управления, блок 3 кодирования, дополнительный блок 4 памяти, сумматоры 5 по модулю два, мажоритарные элементы 6, имеющие выходы 7, блоки 8 сравнения, элемент И 9, триггер 10 и элемент 11 индикации.Блок 2 управления фиг.2) содержит элемент НЕ 12, элемент 13 задержки, Формирователи 14 и 15 сигналов, элемент НЕ 16, элемент И 17, группу элементов НЕ 18, элемент И 19, триггер 20 и кнопку 21 сброса.В основу работы предлагаемого устройства заложено использование корректирующего кода, допускающего мажоритарное декодирование.Устройство работает следующим образом.Режим записи.В этом режиме на входы устройства поступают импульс обращения признак операции "Запись" потенциал "1" информационное слово и код адреса. Информационное слово подается на входы блоков 1 и 3. В блоке 3 разряды информации подключаются к входам сумматоров по модулю два в соответствии с алгоритмом, представленным в виде Н-матрицы (Фиг,3), например, для корректирующего кода"45, 36". В результате на выходекаждого сумматора образуется суммапо модулю два, являкецаяся одним иэ дополнительных избыточных разрядовКаждый разряд информационного словавходит один раз в две и только в две) суммы. Это позволяет при декодировании однозначно получить истинное значение любого разряда путемсуммирования по модулю два тех разрядов, которые размещены в строке Н-матрицы, содержащей данный разряд.Разряды информационного слова и разряды контрольной информации, полученной в блоке 3, записываются соответственно в блоки 1 и 4.Режим считывания с коррекцией однократных ошибок.В этом режиме на входы блока 2 поступают импульсы обращенчя и при25При появлении двукратной ошибки Вразрядах блоков 1 и 1 или 1 4 памятитакже происходит Формирование сигналаошибки на выходе устройства,3 1137 знак операции "Считывание". С выхоИ И да блока 2 потенциал Считывание поступает на входы блоков 1 и 4. По коду адреса из блоков 1 и 4 считывается основная и избыточная информация, которая поступает яа входы сумматоров 5 я мажоритарных элементов б.Если ошибок при считывании не было, то на выходах сумматоров 5 появляется результат, равный значению соответствующего разряда блока 1. Сигналы с выходов сумматоров 5 по модулю два подаются на два из трех входов мажоритарного элемента 6, на третий вход которого подается сигнал с выхода соответствующего разряда блока 1. Следовательно, при отсутствии ошибок яа всех трех входах мажоритарного элемента 6 значения одинаковы и равны значению выхода блока 1 соответствующего разряда. Учитывая что мажоритарный элемент 6 работает по принципу и 2 и 3", на его выходе 7 присутствует значение, равное значению сигнала на всех его входах. Если при считывании из блоков 1 и 4 появляется ошибка в одном из разрядов, то на двух из трех входов мажоритарного элемента 6 будетЗО верное значение, при этом на его выхдде 7 как и в случае отсутствия ошибки будет значение, соответствующее истинному значению корректируемого разряда ияформации блока 1 памя- .35Режим считывания с обнаружением однократных и двукратных ошибок.При появлении однократных ошибок в разрядах блока 1 или 4 устройство производит не только их коррекцию, 40 яо и формирует сигнал ошибки с индикацией неисправности. При появле 540 1нии однократной ошибки на одном из трех входов одного мажоритарного элемента 6 сигнал отличается от сигналов на двух других входах этого же мажоритарного элемента (возникает неравнозначность ). Поскольку входы мажоритарных элементов 6 соединены с соответствующими входами блоков 8 сравнения, на выходе одного из блоков 8 сравнения присутствует сигналИ И 3 неравноэначностилогический 0 Следовательно, на выходе элемента И 9 также логический иО", который поступает на вход триггера 10, и с приходом импульса от блока 2 на другой вход триггера 10 в него записывается сигнал ошибки, который направ" ляется на выход устройства в виде ло гического иОи, Одновременно загорается светодиод в элементе 11 индикации, При нажатии кнопки 21 сброса в блоке 2 управления триггер 10 устанавливается в исходное состояние, сигнал ошибки снимается. Предлагаемое. устройство обнару" живает не только все однократные и двукратные ошибки, но и часть ошибок более высокой кратности. Таким образом, оно обеспечивает ие только исправление однократных ошибок, но и сигнализирует о наличии однократч яых и двукратных ошибок, появившихся в любых разрядах блоков памяти или в сумматорах. Кроме того, предлагаемое устройство обеспечивает обнаружение и исправление части ошибок бЬлее высокой кратности.1137540 Составитель В.Рудаковдактор Л.Алексеенко Техред,С,Йовжий Черни оррект 34/40 ВНИИПИ Госу по дела 113035, МоТираж 583 Подписноарственного комитета СССРизобретений и открытийва, Ж, Раушская наб., д. 4/5 Патент", г.ужгород, ул,Проектна