Многоканальный аналого-цифровой процессор

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 1)С 063 ИСАНИЕ ИЗОБРЕТЕНИ ЕТЕЛЬСТВУ Н АВТОР(2 (2 онизирующий вход кот выходом блока задер ыход 2 -триггера сое очным входом 5 -тр ггера соединен с пе нта И, первая группа тора соединена с вых а вторая грчппа вхо орого соедижки, инверсдинен с усинхр ен с п 1 й в анов 5-тр леме гера, вым в вых до вход и ра одами сч дов подк 19 лемен ен с ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 1) 36 18449/24-242) 11.04,83(56) 1. Бедржицкий Е.П. и др. Автоматизированная система управления комплексными прочностными исследованиями. - Электронная промышленность",79, У 11-12, с, 69. 2, Авторское свидетельство СССР В 711593, кл. С 06 3 3/00, 1977 (прототин).(54)(57) МНОГОКАНАЛЬНЫЙ АНАЛОГО-ЦИФРОВОЙ ПРОЦЕССОР, содержащий блок управления, первая группа выходов которого соединена с управляющими входами первого и второго коммутаторов, блок памяти аналоговых сигналов, первый цифроаналоговый преобразователь, блок памяти, шины задания адреса которого подключены к второй группе выходов блока управления, о т л и ч а ю - щ и й с я тем, что, с целью повьппе- . ния быстродействия, в него дополнительно введены генератор тактовых импульсов, счетчик, второй цифроана- логовый преобразователь, группа компараторов, группа регистров, группа шинных Формирователей, постоянное запоминающее устройство, блок умноже" ния, сумматор, а блок управления выполнен в виде к 5 в .тригГера, первого и второго элементов И, формирователя импульсов, счетчика,. элемента ИЛИ-НЕ, шифратора и Н функциональных узлов, каждый иэ которых содержит Р -триггер, 88 -триггер, блок задержки и элемент И, выход которого соединен с установочным входом 3 -триггераЯ 01120375 чена к выходам 15 -триггеров всех Функциональных узлов и соединена с входами элемента ИЛИ-НЕ, выход которого подключен к одному входу первого элемента И, другие входы которого соединены с выходами всех 2 -триггеров функциональных узлов, выход первого элемента И подключен к входу формирователя импульсов, выход которого соединен с входами сброса Р 5- триггеров функциональных узлов и входо сброса 85-триггера, установочный вход которого подключен к выходу переполнения счетчика, счетный вход которого соединен с выходом второго э та И, первыи вход которого подключен к выходу 5 триггера, второй вход второго элемента И соедин входами блоков задержки всех функциональных узлов, выход З -триггера каждого функционального узла соединен с соответствующими входами элементов И остальных функциональных узлов, первая и вторая группы выходов шифратора являются соответственно первой и второй группами выходов блока управления, причем выход 15 -триггера блока управле. ния соединен с входом разрешения счета счетчика, счетный вход которого соединен с вторым входом второго элемента И блока управления и подключен к выходу генератора тактовых112031импульсов, выход счетчика импульсов подключен к информационным входам регистров группы, входы разрещения записи которых соединены с дополнительными входами элементов И всех функциональных узлов блока управления и подключены к выходам компараторов группы, первые входы которых через первый цифроаналоговый преобразователь соединены с выходом счетчика, вторые входы компараторов группы являются первой группой информационнь 3 х входов процессора, выходы регистров группы соединены с информационными входами шинных формирователей, управляющие входы которых подключены к второй группе выходов шифратора блока управления, выходы шинных формирователей соединены с 5входами выборки постоянного запоминающего устройства, шины задания адреса выборки которого подключены к второй группе выходов шифратора блокауправления, выходы постоянного запоминающего устройства соединены синформационными входами блока памяти,информационные выходы которого черезпервый коммутатор соединены с входами блока умножения, выходы которогосоединены с первой группой входоввторого цифроаналогового преобразователя, вторая группа входов которогоявляется второй группой входов процессора, выходы второго цифроаналого.вого преобразователя соединены с вхо.дами сумматора, выход которого черезвторой коммутатор подключен к входамблока памяти аналоговых сигналов.Изобретение относится к вычислительной технике, в частности к гибридным вычислительным устройствам,и может быть использовано для реализации систем нелинейных уравнений в 5управляющих системах, например, манипуляционных роботов,Известно вычислительное устройство, содержащее последовательно соединенные многоканальные аналого-цифровой преобразователь, микро-ЭВМ ицифроаналоговый преобразователь, которое осуществляет обработку информации с первичных преобразователей вцепи прямой и обратной связи и вычисление расчетных корректирующихвоздействий 1 .Наиболее близким по техническойсущности к изобретению является управляющий процессор, содержащий пре.образователь кода в напряжение,цифровой вход которого подключен че"рез цифровой запоминающий блок к пер"вому выходу блока управления, а входопорного напряжения соединен с выходом коммутатора входных сигналов, управляющий вход которого подсоединенк второму выходу блока управления,одна группа входов коммутатора входных сигналов является группой входов Щпроцессора, а другая группа входовподключена к группе выходов аналогового запоминающего блока и группе выходов процессоров, коммутатор аналоговых сигналов, ) групп из Я накопительных сумматоров в каждой группе, Ф дополнительных коммутаторов, ( информационных входов каждого иэ которых соединены с выходом одного иэ накопительных сумматоров каждой группы, управляющие входы дополнительных коммутаторов подключены к прямому выходу блока управления, а их выходы подсоединены к соответствующим входам аналогового запоминающего блока, входы накопительных сумматоров подключены к соответствующим выходам коммутатора аналоговых сигналов, управляющий и информационный входы которого соединены соответственно с четвертым вы" ходом блока управления и выходом преобразователя кода в напряжение 2.Недостатком известных устройств является низкое быстродействие.Цель изобретения - повышение быстродействия процессора.Поставленная цель достигается тем, что в многоканальный аналогоцифровой процессор, содержащий блок управления, первая группа выходов которого соединена с управляющими входами первого и второго коммутаторов, блок памяти аналоговых сигналов, первый цифроаналоговый преобразова 3 11203 тель, блок памяти, шины задания адреса которого подключены к второй группе выходов блока управления,дополнительно введены генератор тактовых импульсов, счетчик, второй цифроаналоговый преобразователь, группа .компараторов, группа регистров, группа шинных формирователей, постоянное запоминающее устройство, блок умножения, сумматор, а блок управления выполнен в виде Ц 5 -триггера, первого и второго элементов И, формирователя импульсов, счетчика, элемента ИЛИ-НЕ, шифратора и и функциональных узлов каждый из которых содержит 15 О-триггер, 5 -триггер, блок задержки и элемент И, выход которого соединен с установочным входомЭ-триггера, синхронизирунхций вход которого соединен с выходом блока задерж 20 ки, инверсный выход 3 -триггера сое- динен с установочным входом 15 -триггера, выход ЙБ -триггера соединен с первым входом элемента И, первая группа входов шифратора соединена с выходами счетчика, а вторая группа входов подключена к выходам 15 -триггеров всех функциональных узлов и соединена с входами элемента ИЛИ-НЕ, вылод которого подключен к одному входу псового элемента И, другие входы которого соединены с выходами всех 2 -триггеров функциональных узлов, выход первого элемента И подключен к входу формирователя импульсов, выход которого соединен с вхо- З 5 дами сброса В 5 -триггеров функциональных узлов и входом сброса Иб триггера, установочный вход которого подключен к выходу переполнения счетчика, счетный вход которого сое динен с выходом второго элемента И, первый вход которого подключен к выходу Н 5 -триггера, второй вход второго элемента И соединен с входами блоков задержки всех функциональ ных узлов, выход П -триггера каждого функционального узла соединен с соответствующими входами элементов И остальных функциональных узлов, первая и вторая группы выходов шифрато ра являются соответственно первой и второй группами выходов блока управления, причем выход 15 -триггера блока управления соединен с входом разрешения счета счетчика, счетный 55 вход которого соединен с вторым входом второго элемента И блока управления и подключен к выходу генерато 75 4Ра тактовых импульсов, выход счетчика импульсов подключен к информационным входам регистров группы, входыРазрешения записи которых соединеныс дополнительными входам элементов Ивсех функциональных узлов блока управления и подключены к выходам компараторов группы, первые входы которых через первый цифроаналоговый преобразователь соединены с выходоксчетчика, вторые входы компараторовгруппы являются первой группой информационных входов процессора, выходы регистров группы соединены с информационнымивходами шинных формирователей, управляющие входы которыхподключены к второй группе выходовшифратора блока управления, выходышинных формирователей соединены свходами выборки постоянного запоминающего устройства, шины задания адреса выборки которого подключены квторой группе выходов шифратора блока управления, выходы постоянногозапоминающего устройства соединеныс информационными входами блока памяти, информационные выходы которого через первый коммутатор соединеныс входами блока умножения, выходыкоторого соединены с первой группойвходов второго цифроаналогового преобразователя, вторая группа входовкоторого является второй группойвходов процессора, выходы второгоцифроаналогового преобразователя соединены с входами сумматора, выходкоторого через второй коммутатор под "ключен к входам блока памяти аналоговых сигналов.На фиг.1 изображена структурнаясхема предлагаемого устройства; нафиг,2 - блок-схема блока управления.Устройство содержит генератор 1импульсов, счетчик 2, цифроаналоговый преобразователь 3, компараторы4, регистры 5, шинные формирователи6, блок 7 управления, постоянное запоминающее устройство 8, блок 9 памяти, выполненный в, виде регистра,коммутатор 1 О, блок 11 умножения,цифроаналоговый преобразователь 12,сумматор 13, коммутатор 14 и блок 15памяти аналогового сигнала,Блок 7 управления (фиг.2) содержит элемент ИЛИ-НЕ 16, элемент И 17,формирователь 18 импульсов, шифратор19, функциональные узлы 2, каждыйиз которых содержит элемент И 21,блок 22 задержки, Д -триггер 23,зование аналогичных входных сигналов устройства по всем и каналам, Следует отметить, что при равенстве цвух входных сигналов блок 7 управления обеспечивает последовательное выполнение цифрового Функционального пре - образования входных сигналов.После срабатывания последнего из й койпараторов 4 блок 7 управления формирует сигнал, по которому происходит сброс и останов счетчика 2, Од. новременно с второй группы выходов на управляющие входы коммутаторов 10 и 14 поступают сигналы, по которым они настраиваются на решение нелинейного алгебраического управления. Умножение 2 входных аналоговых сигналов устройства на соответствующие функционально преобразованные Ц входных сигналов или их произведение, полученное в блоке 11 умножения, происхо. дит цифроаналоговым преобразователем 12. Суммирование полученных произведений сигналов происходит в аналоговом сумматоре 13. Система нелинейных уравнений реализуется путем последовательной коммутации входных и выходных сигналов на коммутаторах 10 и 14 и запоминания результата, представленного в аналоговой Форме, в соответствующих ячейках блока 15 памяти аналогового сигнала. Таким образом, благодаря наличию предлагаемых блоков и связей между ними возникает возможность параллель. ной обработки информации, что повышает быстродействие процессора,3 1120375 5-триггеры 24 и 25, злемент И 2 б и . счетчик 27.Устройство работает следующим образом.На выходе цифроаналогового преобразователя 3 во всем диапазоне изменения входных сигналов линейно пропорционально поступающему на его входы двоичному коду с выходов счетчика 2, подключенному к генератору 1 им О пульсов, изменяется напряжение, которое сравнивается с величиной входного Сигнала в компараторах 4. При равенстве сигналов один из компараторов 4 срабатывает и выдает в блок 7 15 управления и на управляющий вход соответствующего регистра 5 единичный сигнал, по которому в регистр заноСится код числа, пропорционального входному сигналу, а на первой группе 20 выходов блока 7 управления сформированы управляющие сигналы, по которым информация с выходов регистра 5 через соответствующий шинный формирователь б поступает на вторые входы постоян ного запоминающего устройства 8, настроенного блоком 7 управления на выполнение заданных Функциональных преобразований. Этим же сигналом с первой группы блока 7 управления соответствующие регистры 8 ; блока 9 памяти подготовлены к приему информации из постоянного запоминающего устройства 8,После снятия сигнала с управ 35 ляющих входов блока 9 памяти ок переходит в режим хранения информации. Так же происходит преобра 11203751120375 затаитф, г. Укг ПИ Заказ 7 С еюграююжвюуеж/На соетиие 2 8 Подаи ул, Проектваа,4