Многоканальное устройство для автоматического контроля микропроцессоров

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК БО 110 06 Г 11/ ЕТЕНИЯ ТВУ ан ти игя е входо ым выход входо в, инединенвыл второй выходы ключены соответСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ ПИСАНИЕ ИЗ АВТОРСКОМУ СВИДЕТ(56) 1. Авторское свидетельство СССРУ 553618, кл. С 06 Р 11/00, 1968.2. Авторское свидетельство СССРВ 798841, кл. С 06 Р 11/00, 1978(54)(57) МНОГОКАНАЛЬНОЕ УСТРОЙСТВОДЛЯ АВТОМАТИЧЕСКОГО КОНТРОЛЯ МИКРОПРОЦЕССОРОВ, содержащее блок управления и канал контроля, состоящий изселектора адреса, блока сравнения,эталонного микропроцессора, блокаиндикации, блока формирователей имульсов, генератора импульсов, блока амяти и дешифратора состояний вывоов, о т л и ч а ю щ е е с я тем,что, с целью повышения производитель его введены Мканало контроля, а в каждый канал контролвведены блок регистровой памяти,схема сравнения, элемент ИЛИ, тргер готовности, коммутатор и селек тор, причем в каждом каналеразрядные выходы коммутаторанены соответственно с первымтриггера готовности, первым.схемы сравнения, информационвходом блока памяти и управлвходом генератора импульсов,которого соединен с тактовымблока формирователей импульсформационный вход которого сс выходом блока памяти, а пер ственно к входам контролируемого и эталонного микропроцессоров,. выходы которых подключены соответственно к первому и второму входам блока сравнения, выход эталонного микропроцессора соединен через блок регистроцой памяти с первым входом блока индикации, второй вход которого соединен с информационным выходом блока сравнения, выход эталонного микропроцессора соединен с вторым входом схемы сравнения, через дешифратор состояний выводсв - с разрешающим входом блока формирователей импульсов, а через селектор адреса - с адресным входом блока памяти, вы- Е ход схемы сравнения соединен с первым входом элемента ИЛИ, выход которого соединен с вторым входом триггера готовности, выход которого соединен с входами готовности блока формирователей импульсов и коммутатора, выход несовпадения блока сравнения соединен с вторым входом элемента ИЛИ и через коммутатор с входом неисправности блока управления, вход готовности которого соединен с соответствующим выходом коммутатора, входы сброса блока сравнения, блока регистровой памяти и третий вход элемента ИЛИ образуют вход сброса устройства,информационный вход коммутатора каждого канала контроля соединен с3 первым выходом блока управления, второй выход которого через селектор соединен с управляющим входом коммутатора, причем блок управления содержит блок постоянной памяти, регистр, группу элементов ИЛИ, группу многоразрядных ключей, группу счетчиков,1104) 19 Изобретение относится к цифровойвычислительной технике, в частностик средствам контроля и поиска неисправности в устройствах, напримерв микропроцессорах. 5Известно устройство, содержащееблок управления, эталонный и контролируемый блоки, блок сравнения и блокиндикации 1 1,Недостатком его является отсутст- Овне возможности контроля дискретныхобъектов с двунаправленными шинами.Наиболее близким К изобретениюпо технической сущности являетсяустройство для автоматического контроля больших интегральных схем, содержащее блок управления и пост контроля, включающий селектор адреса,блок сравнения, этдлонный и контролируемый блоки, блок индикации, формирователь входных сигналов, генератор, блок памяти и дешифратор состояния выводов эталонного блока 12 з.Недостатками известного устройства являются ограниченная производительность и невысокие диагностичес 2Поставленная цель достигаетсятем, что в многоканальное устройстводля автоматического контроля микропроцессоров, содержащее блок управления и канал контроля, состоящийиз селектора адреса, блока сравнения,эталонного микропроцессора, блокаиндикации, блока формирователейимпульсов, генератора импульсов,блока памяти и дешифратора состоянийвыводов, введены Иканалов контроля, а в каждый канал контроля ввецены блок регистровой памяти, схемасравнения, элемент ИЛИ, триггерготовности, коммутатор и селектор,причем в каждом канале контроля разрядные выходы коммутатора соединенысоответственно с первым входомтриггера готовности, первым входомсхемы сравнения, информационным входом блока памяти и управляющим входом генератора импульсов, выход которого соединен с тактовым входом блока формирователей импульсов, информационный вход которого соединенс выходом блока памяти, а первый и второй выходы подключены соответственно к входам контролируемого и эталонного микропроцессоров, выходы олнора дрянных ггнючгй, лви пчы ч. и. нтов И, два эъ. мента ИЛИ ила 1 п мента И 1 генератор тактов,четник адрсса и дешифратор, причем выход Гдока постоянной памяти через регпг тр соедппен с первым выходомблока управления, а группа алресныхвходов - с выходами элементов ИЛИ группы, входы каждого из которых соелиненч с выходами одноименнных многоразрядных ключей группы, входы которых соединены с выходами соответствующих счетчиков группы, первые ивторые вхопы которых соединены соотнетственно с выходами одноразрядныхключей группы и выходами элементов Ипервой группы, первые входы которыхобъединены и являются входом неисправности блока управления, первыевходы элементов И второй группыобъединены и являются входом готоностг 1 блока управления, вторые входь кие возможности.Цель изобретения - повышение производительности,элементов И первой и второй группсоединены с соответствующими выходами дешифратора, а выходы - соответственно с входами первого и второгоэлементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого элемента И,выход которого соединен с первым вхо.дом второго элемента И, второй входи выход которого соединены соответственно с первым выходом генераторатактов и входом счетчика адреса,выход которого соединен с входом дешифратора и является вторым вьгходомблока управления, второй и третийвыходы генератора тактов соединенысоответственно с управляющим входомрегистра и первыми входами одноразрядных ключей группы, вторые входыкоторых и вторые входы многоразрядныхключей группы соединены с выходамиэлементов И второй группы.45 которых подключены соответственнок первому и второму входам блокасравнения, выход эталонного микропроцессора соединен через блок регистровой памяти с первым входом блока 5индикации, второй вход которого соединен с информационным выходом блокасравнения, выход эталонного микропроцессора соединен с вторым входомсхемы сравнения, через дешифратор 10состояний выводов - с разрешающимвходом блока формирователей импульсов, а через селектор адреса - с адресным входом блока памяти, выходсхемы сравнения соединен с первым 15входом элемента ИЛИ, выход которогосоединен с вторым входом триггераготовности, выход которого соединенс входами готовности блока формирователей импульсов и коммугатора, выход несовпадения блока сравнения соединен с вторым входом элемента ИЛИи через коммутатор с входом неисправности блока управления, вход готовности которого соединен с соответствующим выходом коммутатора, входысброса блока сравнения, блока регист.ровой памяти и третий вход элемента ИЛИ образуют вход сброса устройства, информационный вход коммутатора каждого канала контроля соединенс первым выходом блока управления,второй выход которого через селектор соединен с управляющим входомкоммутатора, причем блок управления35содержит блок постоянной памяти,регистр, группу элементов ИЛИ, группу многоразрядных ключей, группусчетчиков, группу одноразрядныхключей, две группы элементов И,два элемента ИЛИ, два элемента И,генератор тактов, счетчик адресаи дешифратор, причем выход блокапостоянной памяти через регистрсоединен с первым выходом блокауправления, а группа адресных входов - с выходами элементов ИЛИ группы, входы каждого из которых соединены с выходами одноименных многоразрядных ключей группы, входы которыхсоединены с выходами соответствующихсчетчиков группы, первые и вторыевходы которых соединены соответственно с выходами одноразрядных ключейгруппы и выходами элементов И первой55группы, первые входы которьм объединены и являются входом неисправностиблока управления, первые входы элементов И второй группы объединены и являются входом готовности блок управления, вторые входы элементов И первойи второй групп соедин. с соответствующими выходами дешифратора, а выходы - соответственно с входами первого и второго элементов ИЛИ, выходы которых соединены соответственно с первым и вторым входами первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход и выход которого соединены соответственно с первым выходом генератора тактов и входом счетчика адреса, выход которого соединен с входом дешифратора и является вторым выходом блока управления, второй и третий выходы генератора тактов соединены соответственно с управляющим входом регистра и первыми входами одноразрядных ключей группы, вторые входы которых и вторые входы многоразрядных ключей группы соединены с выходами элементов И второй группы.На фиг. 1 изображена схема устройства; на фиг. 2 - схема блока управленияУстройство содержит блок 1 управления, канал 2 контроля, коммутатор 3, селектор 4, блок 5 памяти, контролируемый микропроцессор 6, эталонный микропроцессор 7, блок 8 сравнения, блок 9 индикации, блок 10 регистровой памяти, селектор 11 адреса, дешифратор 12 состояния выводов, схему 13 сравнения, элемент ИЛИ 14, триггер 15 готовности, блок 16 формирователей импульсов, генератор 17, блок 18 постоянной памяти, регистр 19, группу 20 элементов ИЛИ, элементы ИЛИ 21, группу 22 многоразрядных ключей 23, группу 24 счетчиков 25, группу 26 одноразрядных ключей 27, первую группу 28 и вторую группу 29 элементов И 30, элементы ИЛИ 31 и 32, элементы И 33 и 34, генератор 35 тактов, счетчик 36 адреса, дешифратор 37, вход 38 неисправности, вход 39 готовности.Устройство обеспечивает контроль микропроцессоров на детерминированных тестах, задаваемых в виде программно-реализуемого алгоритма с помощью тест-программы, которая хранится в блоке 18 и по частям по мере его выполнения .перегружается в режиме прямого доступа в блок 5 Выходные сигналы микропроцессоровпоступают в блок 8 сравнения, оценивающего правильность функционирования контролируемого микропроцессора в каждом канале контроля.Устройство работает следующим об разом,Импульсы генератора 35 через элемент 34 поступают,на тактовый входсчетчика 36, выходные сигналы которого сканируют селекторы 4 каждого.канала контроля. При определенной лагической комбинации на входе срабатывает селектор 4, и коммутатор 3переходит в состояние, при которомустанавливается прямая связь междусоответствующими разрядами регистра 19 и информационным входом блока 5, первым информационным входомсхемы 13 сравнения, входом тригге- гОра 15, входом блока 8 и входом неисправности 38 и выходом триггера 15и входом 39 готовности аНа входах 38 и 39 возможны четырекомбинации нИсправно-готово 11, Неисправно-готово","Исправно-не готово 1"Неисправно-не готово".В первом случае счетчик 36 фиксирует свое состояние на опрашиваемомканале контроля, и происходит процессзОконтроля соответствующего микропроцессора.В трех других случаях счетчик 36переходит к опросу следующего канала 2 контроля. Если при опросе канала контроля обнаружена неисправность,то сигнал на выходе соответствующегоэлемента И 30 сбрасывает соответствующий счетчик 25 в исходное состояние,40Логическое несравнение информациина выходах контролируемого и эталонного микропроцессоров фиксируетсяблоком 8 сравнения, информация с кото . рого поступает в блок 9 индикациии на вход элемента ИЛИ 14, а такжечерез коммутатор 3 на вход 38 неисправности блока 1. При этом триггерготовности устанавливается в состояние Готово, останавливая работумикропроцессоров,В процессе работы канала контроляв блок 10 периодически записываютсякоды операций выполняемых команд,поэтому при обнаружении несравненияфиксируется и индицируется блоком 9команда, вызвавшая появление ошибки.Дешифратор 12 в каждом тактеконтроля выявляет те выводы, которыеявляются источниками и блокируетсоответствующие выходы формирователя 16 (переводит их в высокоимпедансное состояние), чем исключается шунтирование двунаправленных выводовмикропроцессоров, когда они работаюткак источники.Выполнение тест-программы заканчивается либо при обнаружении несовпадения выходных сигналов микропроцессоров блоком 8 сравнения, либопосле выполнения последнего фрагмента, последней командой которогоявляется команда останова.После подключения к ка",.лу 2 контроля нового контролируемого микропроцессора оператор формирует сигналсброса, по которому в исходное состояние сбрасываются блоки регистровойпамяти 10 и сравнения 8, триггер 15устанавливается в состояние "Готово",т.е. при опросе канала контроля наего входах 38 и 39 будет действоватькомбинация сигналов "Исправно-готово"т,е. произойдет программирование и зпуск первого фрагмента и т.д.Изобретение позволяет повыситьпроизводительность устройства контроля.699 Подпи твенного комитета изобретений и отк Раушская наб каз 5262/36 Тираж ВНИИПИ Госуддр по делам 113035,Москва, Жно СС тии 4/ Филиал ГЧП "Патент", г.ужгород, ул.Проектная, 4 Составитель И,Хаэоваедактор Р.Цицика Техред Л.Коцвбннк ,Корректор И.Муска