Запоминающее устройство (его варианты)

СОЮЗ СОВЕТСКИХШИ ЛЮЬ есиииРЕСПУБЛИК 801098035 А за) С 11 С 11/40 ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР.ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) . Авторское свидетельство СССР В 523455, кл, С 11 С 11/40, 1975,2. Авторское свидетельство СССР, г" 767834, кл, С 11 С 7/00, 1980 (прототип).(57) 1. Запоминающее устройство, содержащее матричный накопитель, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы - к прямым выходам первого дешифратора адреса, а истоки - к разрядным шинам матричного накопителя, числовые шины которого соединены с выходами второго дешифратора адреса, управляющий вход которого соединен с управляющим входом первого дешифратора адреса и является управляющим входом устройства, отличающееся тем, что, с целью снижения потребляемой мощности, в него введены формирователь сигналов и группа формирователей сигналов, выполненные соответственно в виде установочных транзисторов и групп зарядных транзисторов, тип проводцмостц которых противоположен типу проводцмостц переключающих транзисторов, причем сток первого ц исток второго зарядных транзисторов каждой групгы подключены к соответствующей разрядной шине матричного накоццтсля, сток первого и исток второго уста цов 1 чцвх транзисторов соединены с шиной считывания, затворы первого установочного транзистора и первых зарядных транзисторов каждой группы подключены к шине прямой выборки, а истоки - к шине питания, затворы второго установочного транзистора и вторых зарядных транзисторов каждой группы соединены с шиной инверсной выборки, а стоки - с шиной нулевого потенциала.2. Запоминающее устройство, содержащее матричный накопитель, ключи, выполненные в виде переключающих транзисторов, стоки которых подключены к шине считывания, затворы - к прямым выходам первого дешифратораадреса, а истоки - к разрядным шинам матричного накопителя, числовые шины которого соединены с выходами второго дешифратора адреса, управляющий вход которого соединен с управляющим входом первого дешифратора адреса и является управляющим входом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и снижения потребляемой им мощности, в. него введены формирователь сигналов и группа формирователей сиг- СФ налов, выполненные соответственно Ю в виде установочных транзисторов и зарядных транзисторов, тип проводимости которых противоположен типу проводимости переключающих транзисторов, причем затвор каждого из заряд- ф ных транзисторов подключен к соогветствующему инверсному выходу первого дешцфратора адреса, сток - к цстоку одноименного переключающего транзистора, а исток - к затвору последукгщего переключающего транзи.тора, исток последнего зарядного трац 1098зи тср с оединен с затвором первого тереккчающего транзистора, сток первогс и ис ток второго установочыхгранзисторов соединены с шинои считывания, исток первого и сток второго установочных транзисторов подклюсз гпены соответственно к шине питания и к шине нулевого потенциала, а затворы первого и второго установочных транзисторов соединены соответственно с шиной прямой выборки и с шиной инверсной выборки.оИзобретение относится к вычислительной технике и может быть использовано при построении запоминающих устройств.Известно запоминающее устройство.,, .) содержащее ключевые транзисторы выборки, стоки которых образуют общую шину считывания, а истоки подключены к соответствующим разрядньм шинам 1.Недостатком этого устройства1 сз является низкое быстродействие.Наиболее близким техническим решением к изобретению является запоминающее устройство, содержащее матричный накопитель, дешифратор строк, шины питания и нулевого потенциала, ключевье транзисторы стоки которых подключены к шине считывания, истоки к соответствующим разрядным шинам матричного накопителя, а затворы - к со ответствующим прямым выходам дешифратора столбца, управляющий вход дешифратора стобца соединен с прямой шиной выборки, элемент задержки включен между прямой шиной выборки и затвором шунтирующего транзистора, включенного между шиной считывания и нулевой шиной 2 3.Недостатком известного устройства является большая потребляемая мощность, обусловленная тем, что в каждом цикле считывания информации происходит переключение нескольких выходов дишефратора строк, нагруженных на большие емкости, образованные затво 35 рами информационных транзисторов матричного накопителя Кроме того, для обеспечения надежной работы устройства в широком диапазоне разброса технологических параметров, а также напряжения питания и температуры, на величину .задержки сигнала выборки накладываются жесткие ограничения,в результате чего при большой величине задерж 2ки сигнала выборки непроизвольно р"- ходуется мощность источника питанияза счет протекания тока в цени - хнна питания, инфогмационный трап:сторнакопителя, ключевой транзистор, к 1 унтирующий транзистор и шина иул с гопотенциала, Уменьшение задержки сигнала выборки ведет к сужению дивил сгна функционирования, что при 1 зщитт кснижению процента выхода годиых микросхем при интегральной реапизации устройства,Цель изобретения - снижение потребляемой устройством мощности,Поставленная цель достигаетсятем, что в запоминающее устрсйство,содержащее матричный накопитев, ключи, выполненные в виде перскткчающих транзисторов, стоки которых подключены к шине считывания, затворы -к прямым выходам первого дешифратора адреса, а истоки - к разряднымшинам матричного накопителя, числовые шины которого соединены с выходами второго дешифратора адреса, управляющий вход которого соединен суправляющим входом первого дешифратора адреса и является управляющимвходом устройства, введены формирователь сигналов и группа формирователей сигналов, выполненные соответственно в виде установочных транзисторов и групп зарядных транзисторов тип проводимости которых противоположен типу проводимости переключающих транзисторов, причем сток первого и исток второго зарядных транзисторов каждой группы подключены к соответствующей разрядной шине матричного накопителя, сток первого и исток второго установочных транзисторов соединенсы с шиной считывания, зат- воры первого установочного транзистора и первых зарядных транзисторов каж098035 4торах 6, истоки которых полк:гючеил ьшине 1 питания, стоки - к соотвегствующим шинам 5 (фиг.1), а транзисторы 3 выполнены Р -канагьными, либо на и -канальных транзисторах 6,5истоки которых подключены к шине 17,при этом транзисторы 3 выполнень 1г 1 -канальными.Предложенное устройство работаетследующим образом.Когда накопитель 2 организован нар -канальных транзисторах 6, на ихзатворы поданы соответствующие управляющие сигналы с дешифратора 11.В режиме хранения на шинах 15 и 14установлены логические уровни "0"и "1" соответственно, выходы дешифратора 11 установлены в единичное состояние, выходы 8 .дешифратора 7 - вединичное, а выходы 1 О - в нулевое,транзисторызакрыты, На шины 14 поданы управляющие сигналы единичногоуровня, инициирующие установку шин 5и шины 4 в нулевое состояние,В режиме хранения логический 0" 25на шине 15 закрывает транзисторы 18и 10 (фиг,2), логическая "1" на шине 14 открывает транзисторы 19 и 21,в результате чего шины 5 и шина 4 обнулены.В режиме считывания логическая"1" и логический "0" на шине 15 и ши -не.4 открывают транзисторы 18 и 20и закрывают транзисторы 19 и 21, Приэтом на выходе каждого формировате ля 12 формируется уровень предэаряда питания и к шине нулевого потенциала, а затворы первого и второго установочных транзисторов соединены соответственно с шиной прямой выборкии с шиной инверсной выборки.На фиг,1 представлена функциональная схема предложенного устройствамина фиг.2 - принципиальная схема формирователей сигналов на фиг.З - тоже, вариант выполнения,Предложенное устройство содержит(фиг,1) шину 1 питания, матричныйнакопитель 2, переключающие транзисторы с 3, шину 4 считывания, разрядные шины 5, информационные транзисторы 6, первый дешифратор 7 адресас прямыми выходами 8, управляющимвходом 9 и инверсными вьжодами 10,второй дешифратор 11 адреса, группуформирователей 12 сигналов, формирователь 13 сигналов, шины 14 инверсной и 15 прямой выборки и управляющий вход 16 устройства.На фиг.2 и 3 обозначены шина 17нулевого потенциала, первый 18 ивторой 19 установочные транзисторы,первые 20 и вторые 21 зарядные транзисторы.Накопитель 2 может быть организован либо на р -канальных транзисп оиЕ -Оф 3 1 дой группы подключены к шине прямой выборки, а истоки - к шине питания, затворы второго установочного транзистора и вторых зарядных транзисторов каждой группы соединены с шиной ,инверсной выборки,а стоки - с шиной йулевого потенциала.С целью упрощения устройства и снижения потребляемой им мощности каждый из формирователей группы выполнен в виде одного зарядного транзистора, тип проводимости которого противоположен типу проводимости переключающих транзисторов, причем затвор каждого иэ зарядных транзисторов подключен к соответствующему инверсному выходу первого дешифратора адреса, сток - к истоку одноименного переключающего транзистора, а исток - к затвору последующего переключающего транзистора, исток последнего зарядного транзистора соединен с затвором первого переключающего транзистора, сток первого и исток второго установочных транзисторов соединены с шиной считывания, исток первого и сток второго установочных транзисторов подключены соответственно к шине напряжение шины 1 питания,пороговое напряжение транзисторов 10 ( и -типа),и - коэффициент влияния подложки транзисторов 20,Нормальное функционирование уст ройства обеспечивается выполнениемусловия: уровень предзаряда меньшеуровня срабатывания выходного элемента устройства (на фиг.1 и 2 не показан).50 В режиме считывания на шинах 15и 14 устанавливаются логические уровни "1" и "0" соответственно, при этомна шины 15 подаются управляющие сигналы, инициирующие предварительный 55 заряд шин 5 и шины 4 до уровня, непревышающего порог срабатывания выходного элемента устройства. Такимобразом, к моменту окончания процессаэисторах 6). При считывании информации выходы дешифратора 7, кромевыбранного в соответствии с адреснымкодом, меняют свое состояние на противоположное, вследствие чего закрываются транзисторы 20, кроме транзистора 20 выбранного столбца, уровнями логического нуля, поступающимис инверсных выходов 10 дешифратора 7, Напряжение на шине 5 выбранногостобца через открытый транзистор 18(фиг.2) повышается до уровня, определяемого из соотношения (1).Наличие введенных формирователей 12 и 13 позволяет осуществлятьпредварительный заряд выбираемойразрядной шины 5 одного соответствующего столбца накопителя 2, атакже переключение соответствующеговыхода дешифратора 11, в то время,как остальные выходы дешифратора 1остаются в прежнем состоянии, темсамым достигается значительное снижение потребляемой мощности. Быстродействие устройства при этом не снижается, так как существует возможность варьирования величинойуровня предварительного заряда шин 5и шины 4. Исключение элемента задержки иэ состава устройства расширяетдинамический диапазон функционирования, увеличивая тем самым процент выхода годных микросхем при интегральнойреализации устройства,Технико-экономические преимущества предложенного устройства заключаются в снижении потребляемой иммощности и в упрощении устройствапо сравнению с прототипом. 098035дешифрации дешифраторами 7 и 11 входных адресов, шины 5 и 4 оказываютеяпредварительно заряженными, По окончании переходных процессов в дешифраторах 11 и 7 на выходах, соответ 5ствующих входному адресу, устанавливается логический "0", открывающийтранзисторы 6 соответствующей строки накопителя 2 и соответствующийиз транзисторов 3. Таким образом, к 10шине 4 оказываются подключеннымитранзисторы 6 и 3, соответствующие коду входных адресов. Перезаряд емкостей, образованных стоковыми областями транзисторов 6 и 3, осуществляет.15ся с уровня предзаряда, варьирование которым определяет быстродействие устройства,В случае организации накопителя 2 на п -канальных транзисторах 6 2 Оработа устройства аналогична вышеописанному, с той лишь разницей, чтологические значения сигналов следуетизменить на противоположные.Таким образом, в каждом цикле 25считывания информации дешифраторы 7и 11 переключаются только по одномуиэ выходов, что существенно снижаетпотребляемую мощность.Рассмотрим работу устройства 30(вариант, фиг.3),В,режиме хранения на выходах 9дешифратора 7 установлен уровеньлогического нуля, на выходах 10уровень логической "1" в результа 35те чего шины 5 установлены в нулевоесостояние через открытые транзисторы 20 (и -типа, в случае реализациинакопителя 2 на р -канальных тран 0980353098035 Составитель М,Зайцеваехред И Метелева Корректор,А, Тя Редактор М.Дылын 3/4 Тираж 575 И Государствен ам изобретений 5, Москва,Ж, исное лиал ПППент", г, Ужгород, ул. Проектная, 4 ВНИИП ного комитета СССРпо дел и открытий11303 Раушская наб., д. 4/5