Устройство для контроля цифровых объектов

(19) (11)3(51)0 Об Р 11/О ОПИСАНИЕ ИЗОБРЕТЕНК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ но ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ, (56.) 1.Авторское свидетельство СС435666, кл. 0 Об Р 11/00, 1975,2, Авторское свидетельство СССР 551573 кл. 0 01 Р 31/02, 1976,(54)(57) 1. УСТРОЙСТВО. ДЛЯ КОНТРОЛЯЦИФРОВЫХ ОБЪЕКТОВ, содержащее генератор тактов, первый элемент И, первый счетчик, первый дешифратор, первый.ВЗ-триггер; блоки памяти эталонной и контрольной информации, трехвходовые схемы сравнения, регистр иэлемент ИЛИ, причем вХод генератора:тактов является входом устройства,выход генератора тактов соединен спервым входом первого элемента И,выход которога соединен со счетнымвходом первого счетчика, .вход сбросакоторого соединен с выходом первогодешифратора и Б-входом первогоВБ-триггера, инверсный выход которого соединен с вторым входам пер.вого элемента И, группа выходов первого счетчика. поразрядно соединенас соответствующими входами первогодешифратора и входами. эталонногообъекта, группа выходов которого по азрядно соединена с соответств щими информационными входами блока памяти эталонной информации, группа выходов контролируемого объекта поразрядно соединена с информационными входами блока памяти контрольной информации, одноименные разряды ,. выходов блока памяти эталонной информации и блока памяти контрольной информации соединены соответственно с первыми и вторыми входами соответствующих схем сравнения, выходы которых поразрядно соединены с входами регистра, выходы которого соеди невы с соответствующими входами элемента ИЛИ, выход которого является выходом фСбой устройстваф, о т л и - ч а ю щ е е с я тем, что,. с целью расширения функциональных возможностей за счет обеспечения прогнозирования постепенных отказов цифровых объектов, в устройство введены управляющий генератор тактов, второй элемент И, второй счетчик, второй дешифратор, второй ВБ-триггер, узел выделения первого импульса,первый и второй элементы задержки и третий и четвертый элементы И, причем вход пуска управляемого генератора .тактов соединен с входом устройства. первый выход управляемого генератора тактов соединен с первым входом второго элемента И, выход которого соединен с управляющим входом блока" памяти контрольной информации и счетным входом второго счетчика, вход сброса которого соединен с выходом второго дешифратора и Б-вхо- Я дом второго ВБ-триггера, инверсный выход которого соединен с вторым входом второго элемента И,группа. 1выходов второго счетчика поразрядно . 1 соединена с .соответствующими входами второго дешифратора и входамч контролируемого объекта, выход первого элемента И соединен с управляющим входом блока памяти эталонной . информации и входомузла выделения первого импульса, выход которого сое-динен с входом первого элемента за. держки, выход которого соединен суправляющим входом управляемого ,генератора тактов, с третьими входа- )Ь :ми схем сравнения .и с входом второгоэлемента задержки, выход которого сое динен с первым входом третьего элемента И, второй вход которого соединен с первым входом четвертого элемента И и выходом элемента ИЛИ, вь.- ход третьего элемента И соединен с В-вхОдами первого и второго ВБ-триг1072048 геров и с вторым входом четвертогоэлемента И, третий вход которого сое"динен с вторым выходом управляемогогенератора тактов, выход четвертогоэлемента И является выходом "Общаянорма устройстваф. 2. Устройство по п.1, о т л ич а ю щ е е с я тем, что управляемый генератор тактов содержит ВБ-триггер, генератор импульсов,два элемента И, делитель частоты, два элемента ИЛИ, счетчик, дешифратор. группу элементов И, причем вход пуска управляемого генератора тактов соединен с Б-входом ВБ-триггера и первым входом первого элемента ИЛИ, второй вход которого соединен с управляющим входом генератора,В-.вход ВБ-триггера соединен с шиной начальной установки устройства, выход ВБ-триггера соединен с первым Изобретение относится к вычислительной технике и может быть использовано при контроле цифровых объектов. Известно устройство дня контроля ф комбинационных схем, содержащее Генератор импульсов, счетчик, дешифратор, блок элементов совпадения и табло индикации 11 .недостаток этого устройства от сутствие воэможности прогнозиравать отказы контролируемых схем.Наиболее близким по технической сущности к предлагаемому является устройство для испытания. логических 35 блоков, содержащее генератор тактов, элемент И, счетчик, дешиФратОр ВБ-триггер, блок памяти этаЛоиной и контрольной информации, трежвходо" вые схемы сравнения, регистр и эле- р мент ИЛИ, причем вход генератора тактов является входом устройства, выход генератора тактов соединен с первым входом элемента И, выход которого соединен со счетным входом 2 счетчика, вход сброса которого соединен с выходом дешифратора и 8-входом ВБ-триггера инверсный выход которого соединен с вторым входом элемента И, вруппа выходов счетчика поразрядно соединена с соответствующими входами дещифратора и взодами эталонного объекта, группа выходов которого поразрядно соединена с соответствующими информационными входами блока памяти эталонной ин- З формации. группа выходов проверяе" входом первого элемента И, второйвход которого соединен с выходомгенератора импульсов, выход первогоэлемента И соединен с входом делителя частоты, выходы которого соединены поразрядно с первыми входамисоответствующих элементов И группы.вторые входы которых поразрядносоединены .с выходами дешифратора,выход первого, элемента ИЛИ соединенс первым входом второго элемента И исчетным входом счетчика, выходы которого поразрядно соединены с входамидешифратора, выходы элементов Игруппы соединены с входами второгоэлемента ИЛИ, выход которого соединенс первым выходом управляемого генератора тактов, последний выход дешифратора соединен с вторым входом второго элемента И, выход которого соединен с вторым выходом управляемогогенератора тактов. мого объекта поразрядНо соединенас информационными входами блока памяти. контрольной информации, одноименные разряды выходов блока памяти эталонной информации и блокапамяти контрольной информации соединены соответственно с первым ивторым входом соответствующих схемсравнения, выходы которых поразрядно соединены с -входами регистра,выходы которого соединены с соответствующими входами элемента ИЛИ,выход которого является выходомфСб.ой устройстваф. 21.Недостаток известного устройства состоит в том, что оно не позволяет прогнозировать постепенныеотказы, развивающиеся в цифровыхобъектах от старения или из-затехнологических дефектов,Цель изобретения - расширениеФункциональных возможностей устройства за счет обеспечения прогнозирования постепенных отказов цифровых объектов.Поставленная цель достигаетсятем, что в устройство, содержащеегенератор тактов, первый элемент и,первый счетчик, первый дешифратор,первый ВЗ-триггер, блоки памятиэталонной и контрольной информации,трехвходовые схемы сравнения, регистр и элемент ИЛИ, причем вход генератора тактов:является входом устройства, выход генератора тактовсоединен с первым входом первогоэлемента И, выход которого соединенсо счетным входом первого счетчика, вход сброса которого соединен с выходом первого дешифратора и.Б-входом первого ВБ-триггера, инверсный выход которого соединен с вторым входом первого элемента Й, группа выходов первого счетчика поразрядно соединена с соответствующими входами первого дешифратора и входами эталоннрго объекта, группа выходов которого поразрядно соединена с соответствующими информационными входами блока памяти эталонной информации, группа выходов проверяемого объекта поразрядно соединена с информационными входами блока памяти Контрольной информации, одноименные. разряды выходов блока. памяти эталонной ин-: формации и блока памяти контрольной информации соединены соответственно с первым и вторым входом соответст вующих схем сравнения, выходы которых поразрядно соединены с входами регистра, выходы которого соединены с соответствующими входами элемента ИЛИ, выход которого является выхо,дом фСбой устройства"., введены управ,лйемый генератор тактов., второй элемент И, второй счетчик, второй дешифратор, второй НЯ-триггер, узел .выделения первого импульса, первый 30 и второй элементы задержки и третий и четвертый элементы И, причем вход пуска управляемого генератора тактов соединен с входом устройства, первый выход управляемого генера тора тактов соединен с первым входом . второго элемента И, выход которого . соединен с управляющим входом блока памяти контрольной информации и счетным входом второго счетчика, вход сброса которого соединен с выходом вторбго дешифратора и Б-входом второго ВЯ-триггера, инверсный выход которого соединен с вторым входомвторого элемента И группа выходов 45 второго счетчика поразрядно соединена с соответствующими входами второго дешифратора и входами проверяемого объекта, выход первого элемента Исоединен с управляющим входом блока памяти эталонной информации и входом узла выделения первого импульса, выход которого соединен с входом первого элемента задержки, выход которого соединен с управляющим входомуправляемого генератора тактов, стретьими входами схем сравнения и свходом второго элемента задержки,выход которого соединен о первымвходом третьего элемента И, второйвход которого соединен с первым 60входом четвертого элемента И и выходом элемента ИЛИ, выход третьегоэлемента И соединен с В-входами первого и второго ВБ-триггеров и с вторым входом четвертого элемента И, Я третий вход которого соединен с вторым выходом уйравляемого генератора тактов, выход четвертого элемента И является выходом Общая норма" устройства.Кроме того, управляемый генератор тактов содержит ВБ-триггер, генератор импульсов, два элемента,И, делитель частоты, два элемента ЙЛИ, счетчик, дешифратор, группу элементов Й, причем вход пуска управляемого генератора тактов соединен с Б-входом ВБ-триггера и первым входом первого элемента ИЛИ, второй вход которого соединен с управляющим входом генератора, В-вход ВБ-триггера соедннен с шиной начальной установки устройства, выход ВБ-,триггера соединен с первым входом первого элемента И, второй вход которого соединен с выходом генератора импульсов, выход первого элемента И соединен с входом делителя частоты, выходы которого соединены поразрядно с первыми входами соответствующих элементов И группы, вторые входы которых поразрядно соединены с выходами дешифратора, выход первого элемента ИЛИ соединен с первым входом второго элемента И и счетным входом счетчика, выходы которого. поразрядно соединены с входами дешифратора, выходы элементов И группы соединены с входами второго элемента ИЛИ, выход которого соединен с первым выходом управляемого генератора тактов, последний выход дешифратора соединен с вторым входом второго элемента И, выход которого соединен с вторым выходом управляемого генератора тактов,На фиг. 1 представлена блок-схема устройства контроля и цифровых объектов; на фиг, 2 - блок-схема управляемого генератора тактов; на Фиг.3 .блок-схема выделения первого импульса.Устройство содержит (фиг. 1) генератор 1 тактов, первый элемент И 2 первый счетчик 3, первый дешифратор 4, первый ВБ-триггер 5, блоки б и 7 эталонной и контрольной информации, трехвходовые схемы 8 сравнения, регистр 9, элемент ИЛИ 10, управляемый генератор 11 тактов, второй элемент И 12, второй счетчик 13, второй дешифратор 14, второй ВБ-триггер 15, узвл 16 выделений первого импульса, первый 17 и второй 18 элементы задержки, третий 19 и четвертый 20 элементы И.Эталонный объект 21 и проверяемый объект 22 не входит в состав устройства, на Фиг. 1 они приведены для пояснения.Управляемый генератор 11 тактор (Фиг, 2) содержит ВЯ-триггер 23, генератор 24 импульсов, элемент Й25, делитель 26 частоты, элементИЛЙ 27, счетчик 28, дешифратор 29,элемент И 30, группу элементов И31-33 элемент ИЛИ 34.Узел 16 выделения первого импульса содержит (фиг. 1) элемент И 35,элемент 36 задержки и ВЗ-триггер 37.Устройство работает следующим образом.Перед началом контроля и прогнозирования проверяемого объекта (мик-.росхемы, типового элемента замены)он и соответствующий ему эталонныйобъект (заведомо исправный) устанавливаются на свои установочныеместа в устройстве (конструктивныеособенности устройства выходят зарамки предлагаемого изобретения ипоэтому не рассматриваются),Далее осуществляется сброс устройства в исходное состояние (цепьсброса не является существенным элементов и поэтому не показана). Приэтом в нулевое состояние устанавливаются ВЗ-триггеры 5, 15, 23 и 37,а также блоки 6 и 7 памяти эталоннойи контрольной информации, регистр 9и счетчики 3, 13 и 28.Затем по сигналу фПускф, поступающему на вход пуска управляеьюгогенератора 11 тактов и первый входгенератора 1 тактов начинаетсяконтроль проверяемого объекта 22.При этом ВЗ-триггер 23 (фиг. 2)устанавливается в единичное состояние и открывает элемент И 25 дляпрохождения импульсов е выхода генератора 24 импульсов ва вход де. -лителя 26 частоты, на выходах(1, 1, и) которого вырабатываютсяпоследовательности импульсов разной,частоты, поступающие на первые входыэлементов И 33, 31 и,32.Исходное (нулевое) состояениесчетчика 28 ве возбуждает ни одиниз выходов дешифратора 29 и поэтомуэлементы И 31, 32 и 33 закрыты домомента подачи сигнала фПускф.Импульсным сигналом "Пуск" черезвход пуска элемента ИЛИ 27 и черезсчетный вход счетчика 28 в последнийприбавляется единица. После этоговозбуждается первый выход дешифратора 29, который открывает элементИ 31, пропускающий с выхода делителя 26 частоты последовательность импульсов рабочей (номинальной)частотыкоторая через соответствующий входэлемента ИЛИ 34 поступает на первыйвход элемента И 12, с выхода которого последовательность импульсовпоступает на счетный вход счетчика13, изменяя его выходной код на единицу после каждого импульса. С выходов счетчика 13 каждый из сформированных кодов "поочередно поступаетна входы проверяемого объекта 22.Реакция объекта 22 (на каждый из входных кодвв) с его выходов по соот-ветствующим импульса, поступающимс необходимой задержкой (на фиг. 1 непоказана) на управляющий вход блока7 памяти контрольной информации,записываются в указанный блок.Одновременно с тестированием проверяемого объекта 22 на той же рабочей частоте осуществляется тестирование эталонного объекта 21. При 10 этом по сигналу "Пуск". тактовые им;пульсы с выхода генератора 1 тактов,поступают на первый вход элемента И,а затем с его выхода - на счетныйвход счетчика 3. С выходов счетчика 15 3 каждый из. сформированных кодовпоочередно поступает на входы эталонного объекта 21, Реакция объекта 21 с его выходов по соответствующим импульсам, поступающим с. необходимой задержкой ( на фиг;1 не показана) на управляющий вход блока б памяти эталонной информации, записываются в указанный блок,Тестирование проверяемого и эталонного объектов продолжается до определенного двоичного кода счетчиков 3 и 13, на который настроены дешифраторы 4 и 14. При достижении указанного кода по сигналам с выходов дешифраторов 4 и 14 устанав ливаются в единичное состояниеВЗ-триггеры 5 и 15 соответственно, в связи с чем прекращается поступление тактовых импульсов на счетные входы счетчиков 3 и 13 соот-ветственно. Одновременно с этимукаэанные счетчики через их.сбросовые входы устанавливаются в нулевое состояние.С началом тестирования с выхода 40 элемента И 2 тактовые импульсыпоступают на вход узла 16 выделе .ния первого импульса (Фиг, 1),т.е. на первый вход элемента И 35(Фиг. 3). На выход узла 16 выделения первого импульса (,е. на входэлемента 17 задержки) проходит только один первый импульс, так как этимже импульсом устанавливается в фединичное" состояние ВЗ-триггер 37, 50 закрывающий элемент И 35 у для прохождения всех:.последующих .тактовыхимпульсов. С окончанием цикла тестирования этим же первым импульсомВЗ-триггер 37 устанавливается висходное. (нулевое) состояние черезэлемент 36 задержки, время задержки которого выбирается несколькобольшим, чем время одного .циклатестирования.Сигналом с выхода элемента 17 Ю . задержки (время задержкй выбираетсянесколько большим, чем время тестироваиия на самой низкой из применяемых частот) через свой управляющий вход упРавлякицйй генератор 11тактов переводится на выраббткутактовых импульсов с другой частотой, а через третий вход схем 8 сравнения осуществляется поразрядное сравнение эталонной и контрольной информации. При несравнении эта лонного и контрольного значений некоторого разряда с выхода соответствующей схемы 8 сравнения сигнал несравнения записывается в соответствующем разряде регистра 9 и через элемент ИЛИ 10 на выход устройства поступает сигнал "Сбой".При сравнении эталонной и .контрольной информации сигнал "Сбой" не вырабатывается, что соответствует работоспособному состоянию 45 ,проверяемого объекта, Практический интерес представляет прогноз отказа по,ка еще работоспособного объекта, кото.рый Осуществляется изменением рабочей осуществляется изменением рабочей . 2 О /частоты в сторону уменьшения и увеличения в допустимьщ пределах. Это осуществляется по сигналу с выхода элемента 17.задержки, который через управляющий вход управляющего генератора 11 тактов (фиг. 1) и далее через элемент ИЛИ 27 и счетный вход счетчика 28 увеличивает двоичный код. последнего иа -единицу. При этом,возбуждается новый (второй) выход дешифратора 29. Таким образом, вместо открытого ранее элемента И 31 теперь открывается элемент И 32, чем и обеспечивается замена рабочей на другую отличную .от рабочей) частоту такто.вых импульсов, которые далее поступают через элемент ИЛИ 34 на выход управляемого генератора 11 тактов. Процесс тестирования проверяемого . объекта на каждой частоте, прогнозирование осуществляется так же, как 40 и на рабочей (см. выше) после установки в нуль НБ-триггеров 5 и 15 сигналом с выхода элемента .И 19, вы-. рабатывающимся после завершения сравнения эталонной и контрольной инфор мации. Количество различных частот прогнозирования и (не равных рабочей частоте) должно быть не менее двух нижней и верхней, Целесообразность прогноза на промежуточных частотах (между рабочей и предельными частотами) объясняется частотным характером некоторых неисправностей, которые могут не проявиться на предельных частотах работы, но проявляются на промежуточных частотах между предельной и оабочей.После успешного эавершения цикла тестирования на последней из заданных частот сигнал с выхода элемента 17 задержки прсйсодит через элемент ИЛИ 27 и элемент И 30 (фиг. 2) и .поступает на третий вход элемента И 20, на первом и втором входах которого будут присутствовать также сигналы логической единицы. При этом на выходе элемента И 20 выработан сигнал "Общая нормаф говорящий о положительном исходе прогноза отказа проверяемого объекта.При отрицательном исходе прогноза проверяемого объекта принимаются меры в соответствии с уровнем важности изделия, в котором применяется проверяемый объект (безоговорочная отбраковка, ремонт или эксплуатация с определенными ограничениями).Таким образом, за счет обеспечения прогнозирования, постепенных отказов цифровых объектов устройство позволяет заранее предсказать назревающие отказы и принять меры по предотвращению отказов цифровых устройств. Своевременное предотвращение отказов. приобретает особую актуальность в работе таких цифровых устройств и систем, несвоевременный отказ которых может привести к большим материальным затратам или даже катастрофическим последствиям.1072048 Редактор И. Ковальчу ПодписноССР Тираж б 99 ВНИИПИ Государственного комитета С по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д