Устройство декодирования сверточного кода

(5 Й) УСТРОЙ 1Изобретение относится к передаче данных и может быть использовано для, повышения достоверности передачи ин- формации по радиоканалу.Известно устройство декодирования свертоцного кода по алгоритму Витерби, которое содержит блок вычисления метрик ветвей, и параллельных каналов обработки, каждый из которых состоит из двух сумматоров, первые входы ко-. торых через блок инвертирования. и ком- мутатор соединены с выходом блока вычисления метрик ветвей, а вторые - с выходами соответствующих блоков памяти метрик ветвей, а выходы через блок сравнения подключены к коммутатору метрик ветвей, выход которого под подключен ко входу адресного двухтактного коммутатора, управляемого блоком промежуточной памяти, и выходы адресного двухтактного коммутатора подключены ко входам блока памяти решения и входам соответствующих блоков памяти метрик ветвей, дополнительные выы ИЛИ ормир амяти со- ван- еше ти"схеграходы которых через элементединены со входами блока н оного порога; выход блока и рния через дополнительный сумматорподключен к компаратору1 .5 Недостатком его является пракческая невозможность реализациимы при больших значения кодовых оничений Ж используемых кодов (ужепри 1 ) 5)Наиболее близким по техническойсущности и достигаемому эффекту кпредлагаемому является устройство декодирования сверточного кода, содержщее блок вычисления метрик ветвей ии параллельных каналов обработки,каждый из которых содержит регистрыпамяти, сумматоры, блок сравнения,коммутатор метрик ветвей, в такжеблок памяти решений и компаратор, говыход блока вычисления метрик ветвей непосредственно подключен ко входам младших разрядов сумматоров пканалов обработки, к входам объеди3 100532 ненных старших разрядов которых под-. ключен выход блока нормированного порога, вход которого через элемент ИЛИ подключен к дополнительным выходам регистров памяти, при этом первые выходы коммутаторов метрик ветвей и каналов обработки подключены ко входам записи соответствующих регистров памяти, а вторые выходы коммутаторов метрик ветвей через блок памяти реше ний подключены к входу компаратора,Устройство предлагает параллельную обработку узлов решетчатой диаграммы что позволяет обеспечить большую (еди.1 ницы Ибод) информационную скорость в канале 21Недостатком данного устройства являются большие аппаратурные затраты при к ) 5 из-за наличия и = 2"Р параллельных каналов обработки и регистровой организации блоков памяти.В большом классе систем передачи данных необходимо ббеспечить высокие вероятностные характеристики передаваемых сообщений (т.е. необходимо использование свертоцных кодов с большим значением кодового ограничения к ) при требуемой информационной скорости в каналах единицы, десятки К30од что обеспечивает предлзгаемое устройства. Цель изобретения - упрощение устройства.)5Для достижения указанной цели в устройство для декодирования сверточного кода, содержащее блок вычисления метрик ветвей, компаратор, блок нормированного порога первый элемент ИЛИ и два параллельных канала обработки, состоящий каждый из двух сумматоров, выходы которых подключены ко входам блока сравнения, а входы младших разрядов - к выходам блока вычисления метрик ветвей, коммутатора метрик ветвей, к управляющему входу которого подключен выход блока сравнения, введены блок памяти метрик, блок памяти путей, два коммутаМ тора путей, второй элемент ИЛИ счетчик адресов считывания, счетчик адресов записи и два кодера, а в каждый канал обработки - блок вычитания, при этом выходы блоков вычитания через первый элемент ИЛИ соединены со вхо- фф дом блока нормированного порога, подсоединенного выходом ко вторым входам блоков вычитания, первые входы 2 4которых подключены к выходам соответствующих коммутаторов метрик ветвей,выход первого элемента ИЛИ подключенк входу блока памяти метрик, один выход которого соединен со вторыми входами сумматоров первого канала обработки,другой - со вторыми входами сумматоров второго канала обработки, выходысчетчика адресов считывания через кодеры соединены со входами блока вычисления метрик ветвей, второй выходсчетчика адресов считывания и выходсчетчика адресов записи подключены ксоответствующим адресным входам блока памяти метрик и блока памяти путей,выходы блока памяти путей через коммутаторы путей подключены к входам компаратора, выходы блоков сравнениячерез второй элемент ИЛИ соединен суправляющими входами коммутаторовпутей,В указанном коммутаторе блоки памяти метрик и путей имеют адреснуюорганиэацию, выполнены на регистрахпараллельного типа.На фиг. 1 представлена структурная схема предлагаемого устройства;на фиг. 2 - иллюстрация кодовой решетки к доказательству положения осоответствии двух узлов одного яруса двум узлам на следующем ярусе.1Устройство (Фиг. 1) содержит блоквычисления метрик ветвей 1, два канала обработки, каждый из которыхсодержит сумматоры 2-1, 2-2 и 2-3,2-4 соответвенно, входы которых соединены с выходами блока вычисленияметрик ветвей 1, блок сравнения 3-1в первом канале и 3-2 - во втором,входы которого подключены к выходамсумматоров 2-1, 2-2 и 2-3, 2-4, коммутатор 4-1 и 4-2 метрик ветвей,входы которого подклоцены к выходусоответствующего блока сравнения 3-1,3-2, блок вычитания 5-1, 5-2, входыкоторого подключены к выходам коммутатора метрик ветвей, а выходы черезпервый элемент ИЛИ 6 подключены ковходам блока нормированного порогавыходы которого подключены ковторым входам блока вычитания 5, ивходам блока памяти метрик 8, выходы которого подключены ко вторымвходам сумматоров 2-1 - 2-4 каналовобработки, а также блок памяти путей 9, выходы которого через коммутаторы путей 10-1 - 10-2, управляющие входы которых подсоединены черезвторой элемент ИЛИ 11 к выходам бло5 . 10053ков сравнения 3-1 - 3-2 обоих каналов обработки, подключены к компаратору 12, выход которого является выходом устройства,а также кодеры 13-113-2, подключенные к входам блокавычисления метрик ветвей 1, счетчикиадресов считывания 14 и адресов записи 15, подключенные к адресным входам блоков памяти метрик 8 и памятипутей 9 1 ОУстройство работает следующим образом,На входы блока вычисления метрикветвей 1, являющимися входами устройства, поступают с кввнтователя триадами девять или шесть символов, соответственно для скоростей кода 1/3и 1/2, На вторые входы блока поступают двоичные триады с кодеров 13-113-2, представляющие собой значенияветвей решетчатых диаграмм, задаваемые счетчиком адресов считывания 14,На выходах блока вычисления метрик получаются значения приращенийметрик, определяемые степенью корреляции принятой кодовой ветви с каждой из ветвей, соответствующей на решетчатой диаграмме поступлению нулевого информационного символа. На других выхода блока вычисления метрик36значения приращений метрик, соответствующие поступлению единичного информационного символа. Выходы блокавычисления метрик ветвей подключенык входам сумматора 2-1 - 2-4, вторыевходы которых подключены к выходам 35блока памяти метрик 8. Количество каналов обработки равно двум. Это число выбрано потому, что каждым двумрядом расположенным узлам в ярусе соответствует строго определенная пара фвузлов на следующем ярусе,. что справедливо для двоичных св. кодов со скоростями 1/д; где о = 1,2,3, , (см.фиг. 2).45Номер каждого узла в двоичном виде равен состоянию кодера, т.е, информации, находящейся в регистре кодера, Номера узлов возрастают сверху вниз, поэтому в последних разрядах номеров будет чередование 0 и 1, РасЯ смотрим первый узел, При скорости 1/д в кодер поступает один бит информации, причем находящаяся в кодере информация сдвигается вправо и последний разряд пропадает. Поэтому кодер может перейти в одно из двух состояний: ОХХХХ или 1 ХХХХ (при поступлении "0" и "1 н соответственно ). Рас 22 бсмотрим второй узел. Аналогично поступление одного бита информации может привести к одному из двух состояний: ОХХХХ или 1 ХХХХ. Следовательно паре узлов соответствует пара узлов на следующем ярусе. На следующем ярусе рассуждения повторяются, Обработка узлов в паре и вычисление превращений метрик ветвей, соединяющих эти пары, производится параллельно.Результаты сложения с выходов сумматоров 2-1 - 2-4 подаются на входы блока сравнения 3-1 и 3-2 и дальше на коммутаторы метрик ветвей 4-1 и 4-2, где осуществляется конкуренция двух метрик. "Выжившие" метрики нормируются в блоке вычитания 5-1 и 5-2 путем уменьшения ее значения с целью избежания переполнения ячеек блока памяти метрик 8.Выходы блока вычитания 5-1 и 5-2 подключены через первый элемент ИЛИ 6 ко входу блока памяти метрик 8.Блок памяти метрик 8 разделен на две части, одна из которых служит для хранения и считывания информации, вторая - для записи и хранения. При каждом шаге декодирования обе части обмениваются своими функциями. В свою очередь, каждая часть памяти разделена на две половины дпя осуществления параллельного доступа к двум ячейкам памяти, хранящим значения метрик. Аналогично организована и память для хранения путей - блок памяти путей 9. Отличие состоит только. в разрядности запоминаемых величин.Все блоки памяти имеют адресную организацию, кроме того, запоминаемая Й разрядная величина хранится в М микросхемах по одному разряду в каждой. Разрядность путей, хранимых в памяти устройства, определяется величиной А.к, называемой глубиной проникновения в кодовую решетку, где А принимает целые значения в интер" вале 1-6, а количество разрядов в хранимых метриках не превышает В, которое для к 4 10 не превышает 10. Поэтому, при предлагаемой организации памяти количество микросхем про" порционально величине кодового ограмичения . А.к + В при условии, что объем памяти микросхем не превышает количества запоминаемых путей, в то время как использование принципа организации памяти, при котором запо" минаемая Й разрядная величина хранится в одной микросхеме ( регистре), ко10053личество микросхем пропорциональноколичеству хранимых величин 2 1Таким образом, количество микросхем при данной организации памятиуменьшается в 2 1 /А,к. + В раз.На адресные входы блоков памятиметрик 8 и памяти путей 9 поступаютадреса считывания и записи соответственно с выходом счетчика адресовсчитывания 14 и адресов записи 15, 1 оКонкуренция путей осуществляетсяна коммутаторах путей 10-1 и 10-2,входы которых подключены соответственно к выходам блока памяти путей 91а управляющие входы подключены ко 15второму элементу ИЛИ 11, входы которого подключены к выходам блоков сравнения 3-1 и 3-2 первого и второго каналов обработки.Старшие разряды проконкурировавших опутей с коммутаторов путей 10-1 и 10-2поступают на вход компаратора 12,играющего роль решающего блока. Выход компаратора 12 является выходомустройства,25Предлагаемое устройство по сравнению с ранее известным позволяет уменьшить количество корпусов микросхемприблизительно в 2 ф /к раз, Это достигается тем, что устройство имеет лишьдва канала обработки при любом значении кодового ограничения используемых.кодов, а также блоки памяти метрик ипутей, имеющих адресную организацию,которая позволяет значительно снизить аппаратурный объем памяти уст- З 5ройства. Указанные технические решения дают тем больший выигрыш в упрощении устройства по сравнению с прототипом, чем больше значение кодового ограничения используемых кодов. 40Практически устройство рассчитанона использование св, кодов с кодовымограничением в диапазоне от 6 до 15. 22 8Формула изобретения 1. Устройство декодирования сверточного кода, содержащее блок вычисления метрик ветвей, крмпаратор, блок 50 нормированного порога, первый элемент ИЛИ и два параллельных канала обИсточники инФормации,принятые во внимание при экспертизе1. Авторское свидетельство СССРИ 51 ОЗОЗ, кл. Н 04 1. 17/30;Н 04 Е. 1/10, 05.07.73.2, Авторское свидетельство СССРйф 675616, кл. Н 04 . 17/30,Н 041/1 О, 26,10.77 (прототип).1005322 ХХХХ ХХХХ по де 3 353 " Филиал ППП "те Редактор А. ДолиничЗаказ 1927/78ВНИИПИ Г Составите Техоев И Тираж 675 сударствен ам изобрет ква Ж,а нт" гь И. РадькоКоштура Корректор Ю. МакаренкоПодписное ого комитета СССний и открытийРаушскал наб, 8 город, ул. Проектная,