Устройство для контроля информационного тракта “запоминающее устройство команд-процессор

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Союз СоветскихСоциалистическихРеспублик(22) Заявлено 08.04,80 (21) 2972139/18-24 131 М. КП.З С Об Е 11/10 с присоединением заявки Нов Государственный комитет СССР по делам изобретений и открытий(23) ПриоритетОпубликовано 1503.83. Бюллетень Мо 10 Дата опубликования описания 15.03.83.(71) Заявитель 54) УСТРОЙСТВО ДЛЯ к вычислисти к запо-,овых вычисР 408309онтроля иноминающее 0 5 3 Изобретение относитсятельной технике, в частноминающим устройствам цифрлительных машин,По основному авт. св.известно устройство для кформационного тракта "запустройство (ЗУ) команд-процессор",содержащее блок контроля на четность,соединенный с выходным регистром запоминающего устройства, и схему управления, вход которой подключен квыходу блока контроля на четность,входные и выходные элементы И и сумматор по модулю два, счетный входкаждого разряда которого соединен свыходом входных элементов И, первыевходы которых соединены с блокомуправления, а вторые - с выходнымрегистром запоминающего устройства,выходы сумматора по модулю два соединены с входами выходных элементовИ, вторые входы которых соединены сблоком. управления, а выходы - с входом выходного регистра запоминающего устройства, Принцип коррекции обнаруживаемых ошибок заключается втом, что все ЗУ разбиваются на зоны, в каждой зоне формируется контрольная сумма, которая в случае обОНТРОЛЯ ИНФОРМАЦИОННОГО ТРАКТАЕ УСТРОЙСТВО КОМАНД-ПРОЦЕССОР" наружения ошибки в любом из слов данной зоны используется для восстановления исходной информацииЦ .НедостаТком известного устройства является резкое снижение быстродействия при наличии отказов в ячейку ЗУ вследствие необходимости при каждом обращении к отказавшим ячейкам производить формироваьие контрольной суммы для всей эоны с целью исправления ошибки.Цель изобретения - повышение быстродействия.Поставленная цель достигается тем, что в устройство для контроля информационного тракта нзапоминающее устройство команд-процессорн введе- . ны блок памяти, блок управления памятью, группа элементов И, причем второй вход блока управления подклю" чен к первому выходу блока управления памятью, первый вход которого подключен к третьему выходу блока управления, второй выход блока управления памятью подключен к первым входам элементов И группы, вторые входы которых подключены к первой группе выходов блока памяти, вторая группа выходов которого подключена к первой группе входов управленияпамятью, вторая группа входов которого является адресным входом младших разрядов устройстна и подключена к первой группе входов блока памяти, нторая группа входов которогоявляется адресным входом старшихразрядов устройства, третья группавходов блока памяти подключена к выходам выходных элементов И, первыйвход блока памяти подключен к третьему выходу блока управления памятью, 10выходы элементов И группы подключены к третьим входам выходных регистров запоминающего устройства, второйвход блока управления памятью является входом запроса. . 15 Кроме того, блок управления памятью содержит шесть элементов И, группуоэлементов И, два элемента ИЛИ, четыре элемента задержки, четыре триггера, схему сравнения, причем первый вход первого элемента ИЛИ является вторым входом блока управления памятью, а второй вход подключен к выходу первого элемента И и к входу первого элемента задержки, выход которого подключен к первому входу первого триггера, первый выход которого подключен к первому входу первого элемента И, второй вход которого ян- ЗО ляется первым входом блока управления памятью и подключен к первому входу элемента задержки, выход которого подключен к первому входу второго элемента И и к входу второго элемен та задержки, выход которого подключен к первому входу второго триггера, выход которого подключен к третьему и второму входам соответственно первого и второго элементов И, третий 40 вход второго элемента И подключен к второму выходу первого триггера, второй вход которого подключен к выходу третьего элемента И и к первому входу второго элемента ИЛИ, 45 выход первого элемента ИЛИ является третьим выходом блока управления памятью, второй вход второго триггера подключен к выходу четвертого элемента И и соединен с вторым входом второго элемента ИЛИ, выход которого янляется первым выходом блока управления памятью, первые входы элементов И группы являются второй группой адресных входов младших разрядов блока управления памятью, а вторые входы соединены между собой и подключены к выходу третьего триггера.первый вход которого подключен к первому выходу третьего элемента задерж,ки, вход которого подключен к выхо ду пятого элемента И и к второму вхо. ду третьего триггера, нторой ныход третьего элемента задержки, подключен к первым входам третьего; и четвертого элементов И, выходы элементов И груп 65 пы подключены к первой группе входов схемы сраврения, вторая группа входов которой является первой группой входов блока управления памятью, выход второго элемента И подключен к первым входам пятого и шестого элементов И, выход шестого элемента И подключен к первому входу четвертоо триггера и к входу четвертого элемента задержки, выход которого подключен к второму входу четвертого триггера, выход которого является вторым выходом блока управления памятью, первый выход схемы сравнения подключен к вторым входам четверто-. го и пятого элементов И, а второй выход - к вторым входам третьего и шестого элементов И.На фиг. 1 дана структурная схема устройства, на фиг. 2 - структурная схема блока управления, на фиг. 3 структурная схема блока управления памятью.Все ЗУ разбивается на К зон и в одну из ячеек каждой зоны записывается контрольная сумма слов зоны по модулю два. После обнаружения устойчивого сбоя в слове, поступившем из ЗУ в выходной регистр, оно суммируется по модулю два с массином зоны, содержащем это слово, в контрольную сумму массива, что дает возможность на выходе сумматора по модулю два получить исправленное слово. Исправленное слово и его адрес запоминаются в блоке памяти, что позволяет при понторных обращениях к ЗУ по данному адресу использовать исправленное слово, не прибегая каждый раз к . суммированию массива по модулю дна.Это позволяет повысить быстродействие ЗУ при наличии отказа в каждой зоне.Устройство содержит выходные регистры 1 ЗУ, блок 2 контроля на четность, входные элементы И 3, сумматоры 4 по модулю два, выходные элементы И 5, блок 6 управления блок 7 управления памятью, блок 8 памяти, группу элементов И 9, входные информационные шины 10, адресные шины 11 младших разрядов, адресные шины 12 старших разрядов, шину 13 запроса, триггер 14 со счетным входом, триггер 15, формирователи 16, 17 и18 импульсов, генератор 19 импульсов,счетчик 20 импульсов, элемент 21 задержки, триггеры 22 и 23, элемент ИЛИ 24, элементы И 25 и 26, группу 27 элементов И, элемент 28 задержки, триггер 29, блок 30 сравнения, триггер 31, элемент 32 задержки, элементы И 33 и 34, триггеры 35 и 36, элементы 37 и 38 задержки, элементы И 39 и 40, элемент ИЛИ 41.Устройство работает следующим образом.Перед началом работы блок 8 па,мяти обнуляется. При этом запрос блока 8 памяти и адрес поступают из ЦВМ по шинам 13 й 12 соответственно.При обращении к основному ЗУ ЦВМ информация по шинам 10 поступает в выходной регистр 1. Одновременно с этим происходит обращение и к блоку 8 памяти по шине 13 запроса, причем в качестве адреса блока 8 памяти используются старшие разряды адреса 10 ячейки основного ЗУ, соответствующие номеру зоны и поступающие по шинам 12Информация из регистра 1 поступает на блок 2 контроля.-В случае обнаружения ошибки блок 2 контроля вы рабатывает сигнал запуска блока б управления, который пройзводит блокировку выполнения микрооперации ЦВМ и повторный запрос основного ЗУ по тому же адресу. 20При повторном обнаружении ошибки сбой считается устойчивым и блок б управления запускает блок 7 управления памятью. В этом устройстве происходит сравнение младших разря дов адресов ячейки основного ЗУ и Младших разрядов информации, считанной из блока 8 памяти. 45 Поскольку вся информация в блоке 8перед началом работы обнуляется, сравнения не происходит, В этом случае вблоке 7 управления памятью происходит сравнение информации из блока 8памяти "0". Сравнение информации с"0" означает, что сбой в этой зоне 35случится в первый раз.В этом случае блок 7 управленияпамятью запускает блок б управления,который запускает устройство прерывания ЦВМ. При этом в устройстве 40прерывания происходит запоминаниеадреса отказавшей ячейки и в счетчик команд УВМ записывается начальный адрес зоны, в которой произошелотказ.После этого блок б управления открывает входные элемеиты И 3 и выдает в основное ЗУ и в счетчик команд ЦВМ ю последовательных запросов (где в - число ячеек в зоне),позволяющиМ произвести считываниевсех слов неисправной зоны. Это позволяет произвести на сумматоре 4поразрядное суммирование по модулюдва неисправного слова со всей заданной зоной ЗУ,После окончания суммирования иполучения исправленной информацииблок б управления закрывает входныеэлементы,И 3 и открывает выходныеэлементы И 5, что позволяет переписать исправленную информацию ввыходной регистр 1 ЗУ.Одновременно с этим происходит:обращение к устройству прерыванияпрограмм, по которому происходит 5 восстановление в счетчике команд адреса отказавшей ячейки. Кроме то-го, происходит запуск. блока управления памятью. Этот блок вырабатывает управляющие сигналы для блока 8 памяти запрос, признак, запись) по которым в старшие разряды блока 8 записывается исправленная информация с элементов И 5, а в младшие - информация о младших разрядах адреса отказавшей ячейки (поступает по шинам 11), Обращение к блоку 8 памяти происходит по адресу, соответствующему старшим разрядам отказавшей ячейки.После этого блок 6 управления снимает сигнал блокировки микрооперации, разрешая дальнейшее выполнение программы.Если в процессе работы ЦВМ вновь происходит обращение к выявленному ранее неисправному адресу, то по сигналу блока 2 контроля и блока б управления в блоке 7 управления памятью происходит сравнение младших разрядов адреса неисправной ячейки и младших, разрядов считанной из блока 8 памяти информации. В этом случае суммирование по модулю два не производится, а открывается группа элементов И 9, происходит перепись в выходной регистр 1 старших разрядов считанной из блока 8 памяти информации, т.е. в регистре 1 оказывается исправная информацияеЕсли в выходном регистре 1 появляется искаженная информация, и при этом оказывается, что адрес ячейки не совпадает с адресом, хранимым в блоке 8 памяти и не совпадает с "0", это означает, что в этой зоне уже имеется отказ.В этом случае происходит корректировка информации описанным образом, но при этом блок 7 управления памятью не производит записи адреса и исправленной информации в блоке 8 памяти.Блок б. управления работает следующим.обрааом;При обнаруженииошибки блок 2 контроля вырабатывает сигнал запуска блока б управления. При этом запускающий импульс приходит на вход триг. гера 14. со счетным входом, устанавливая его в положение, при котором триггер 15 оказывается в состоянии блокировки микрооперации. Одновременно с этим формирователь 16 импуль. сов вырабатывает повторный запрос основного ЗУ.При повторном обнаружении ошибки блок 2 контроля вновь запускает блок б управления, При этом триггер 14 со счетным входом устанавливается в положение, при котором формирова 1005060обходимости произвести суммирование информации всех ячеек зоны ЗУпроисходит запуск блока 6 управления. При этом в соответствии с описанием работы устройства происходит .запуск через формирователь 18устройства прерывания программ, переключение триггера 22 в положение,при котором открываются входные элементы И 3, запуск генератора 19 импульсов, который вырабатывает черезформирователь 16 Ф последовательных 10 20 Формула изобретения 25 30 35 40 45 В зависимости от результатов сравэлементы И 26 и 34 и триггер 36 происходит перепись исправленной инфортриггер 35, элемент 37 задержки, эле. менты И 40 и ИЛИ 41 происходит запрос блока 6 правления и через эле 50 равления памятью, выходы элементов И группы подключены к третьим входам выходных регистров запоминающего устройства, второй вход блока управления 55 памятью является входом запроса.2. Устройство по и. 1, о т л и -ч а ю щ е е с я тем, что блок управления памятью содержит шесть элементов И, группу элементов И, два эле мента ИЛИ, четыре элемента задержки,четыре триггера, схему сравнения, причем первый вход первого элемента ИЛИ является вторым вхбдом блока управления памятью, а второй вход подс "0" через элементы И 26 и 33 триггер 35, элемент 14 задержки, элеменналичии в каждой зоне по одному отка тель 17 импульсов вырабатывает запрос блока 7 управления памятью.После окончания работы блока 7 управления памятью и выявления незапросов основного ЗУ,Счет количества импульсов осуществляется счетчиком 20 импульсов.После выработки Ф запросов происходит блокирование генератора 19импульсов счетчиком 20, а также запуск элемента 21 задержки.. Импульсы с линии задержки устанавливают триггер 22 в положение,закрывающее входные элементы И 3, атриггер 23 - в положение открывающее выходные элементы И 5, запускают через формирователь 18 устройство прерывания программ, а черезформирователь 17 - блок 7 управления.памятью устанавливают в исходное состояние триггеры 15 и 23 исчетчик 20, приводя блок 6 управления в исходное положение. нения информации в блоке 30 сравнения (фиг. 3) блок 7 управления памятью реализует один из трех алгоритмов управления дополнительным блоком памяти, блоком 6 управления группы элементов И 9.При сравнении информации через мации из блока 8 памяти в выходнойрегистр 1. При сравнении информациис "0" через элементы И 26 и 33,менты И 25 и ИЛИ 24 запрос блока 8 памяти. При несравнении информации ты И 39 и ИЛИ 41 происходит запрос блока 6 управления и через триггер 31 и элементы И 25 и 26 происходит блокировка запроса блока 8 памяти и блока 7,управления памятью.Выигрыш в быстродействии определен из следующих соображений.Если ЗУ содержит 63 К 16"разрядных слов и разбито на 64 зоны, то . ОЗУ должно иметь 64 26-разрядных слов. Выигрьаа в быстродействии при зу в каждом цикле решения задачи бу", дет более, чем в 100 раз.При этом дополнительное оборудование - две большие интегральные схемы (БИС) - составит около 3 от общего числа БИС ЗУ при использовании БИС информационной емкости 16 К бит.Предлагаемое устройство может быть также использовано не только при отказах, но и в случаях обнаружения ошибок в БИС ПЗУ или ППЗУ с пережиганием перемычек, возникших при их изготовлении.Поскольку цикл изготовления новых ПЗУ довольно длинный (3-6 месяцев), оказывается целесообразным продолжать эксплуатацию ПЗУ, с занесением необходимой информации в блок памяти. 1. Устройство для контроля информационного тракта "запоминающее уст" ройство команд-процессбр" по авт.св. Р 408309, о т л и ч а ю щ е, е с я тем, что, с целью повышения быстродействия, в него введены блок памяти, блок управления памятью, группа элементов И, причем второй вход блока управления подключен к первому выходу блока управления памятью, первый вход которого подключен к третьему выходу блока управления, второй выход блока управления памятью подключен к первым входам элементов И группы, вторые входы которых подключены к первой группе выходов блока памяти, вторая группа выходов которого подключена к первой группе входов блока управления памятью, вторая группа входов которогоявляется адресным входом младших разрядов устройства и подключена к первой группе входов блока памяти, вторая группа входов которого является адресным входом старших разрядов устройства, третья группа входов блока памяти подключена к выходам выходных элементов И, первый вход блока памяти подключен к третьему выходу блока упключен к выходу первого элемента Ии к входу первого элемента задержки,выход которого подключен к первому входу первого триггера, первыйвыход которого подключен к первомувходу первого элементаИ, второйвход которого является первым входомблока управления памятью и подключенк первому входу второго элемента И ик входу второго элемента задержки,выход которого подключен к первомувходу второго триггера, выход которого подключен к третьему и второмувходам соответственно первого и второго элементов И, третий вход второго,элемента И подключен. к второмувыходу первого триггера, второй входкоторого подключен к выходу третьегоэлемента И и к первому входу второгоэлемента ИЛИ, выход первого элементаИЛИ является третьим выходом блокауправления памятью, второй вход второго триггера подключен к выходу четвертого элемента И и соединен с вторым входом второго элемента ИЛИ, выход которого является первым выходомблока управления памятью, первые входы элементов И группы являются второйгруппой адресных входов младших разрядов блока управления памятью, авторые входы соединены между собойи подключены к. выходу третьего триггера, первый вход которого подключенк первому выходу третьего элементазадержки, вход которого подключен квыходу пятого элемента И, и к второму входу третьего триггера, второй 5 выход, третьего элемента задержкиподключен к первым входам третьего ичетвертого элементов И, выходы элементов И группы подключены к первойгруппе входов схемы сравнения, вто рая группа входов которой являетсяпервой группой входов блока управления памятью, выход второго элементаИ подключен к первым входам пятого ишестого элементов И, выход шестого 15 элемента И подключен к первому входучетвертого триггера и к входу четвертого элемента задержки, выход которого подключен к второму входу четвертого триггера, выход которого яв 2 п ляется вторым выходом блока управления памятью, первый выход схемысравнения подключен к вторым входамчетвертого и пятого элементов И, авторой выход - к .вторым входам треть 2 д его и шестого элементов И.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРе 408309, кл. 6 06 Г 11/10, опублик.1974 (прототип).1005060 Вяодиая щин лордаИИПИ Заказ 1901/6раж 704 Подписное илиал ППП "Патент", .Ужгород,ул,Проектная,4