Логический анализатор

72) Авторы изобретеии Д. С. Григалашвилн и Г. Н. Которашвили следовательский институт;едств автоматизации Научноъединения "ЭЛБА" лисский на приборостроения и .роизводственного(7) Заявитед ГИЧЕСКИЙ ЗАТО Изобельной тение относится к исли о дл ни едназн й в ап поиск справно тныхго обо средствах электррудования. ого цицеро о Известно устроиство проверки бл - ф ка обработки данных. Устройство содержит вспомогательный блок, связанный с блоком обработки данных интерфейсом и служебным каналом. Вспомогательный блок содержит блок считывания элементарных операций, записанных на носителе, блок индификацин считанных символов, пять регистров, некоторые из которых связаны с проверяемым блоком, блок сравнения эталонного значе 1 ния с результатом операции и блок управления последовательным выполнением считанных операций. Устройство применяется при полуавтоматической проверке блока обработки данных И.36Данное устройство не обеспечивает автоматизации обнаружения неисправностей. Наиболее близким к предлагаемому1 по функциональной схеме является логический анализатор состояний, содержащий входной регистр, который с помощью входных шин подключается к исследуемому объекту, запоминающее устройство, блок управления эапоиинанеции устройством,цифровой компаратор,блок цифровой задержки,блок управления устройством отображения.Синхрониэирующие входы входного регистра, блока цифровой задержки и блока управления ЗУ подключаются к входной шине синхронизацией анализатора. При проведении диагностических работ шина синхронизации анализатора подключается к систеиноиу синхросигналу исследуемого объекта, а входные шины к его шинам, в качестве. которых могут служить адресные или информационные шинн электронного цифрового,оборудования 23Недостатком этого устройства является то, что оно не обеспечивает автоматического обнаружения ошибок во вре890396 50 содержанию от исходной последовательности, Назовем эти коды остаточными кодами или вкратце остатками, Очевидно, для каждого регистра в нашем уст ройстве количество таких кодов можетбыть 2 .Если входная последовательностьтоже состоит из 16 единиц и нулей,менпых диаграммах микросхем, плат, устройств, так как оно применяется совместно с осциллографом, а временные диаграммы на осциллографе, которые представлены логическими уровнями единиц и нулей (битами), трудно воспринять и идентифицировать,так как все биты похожи друг на друга.Целью изобретения является расширение функциональных воэможностей за счет обнаружения ошибочных временных диаграмм логических схем.Для достижения поставленной цели в логический анализатор, содержащий цифровой компаратор, блок отображения и постоянное запоминающее устройство, причем выход постоянного запоминающего устройства подключен к первому входу цифрового компаратора, выход которого соединен с первым входом блока отображения, .второй вход которого соединен со входом постоянного запоминающего устройства, в логический анализатор введены и -блоков формирования остатков, блок выработки интервала обработки временной диаграммы, блок синхронизации, коммутатор, блок установки нуля и знаковый генератор, при этом блок формирования остатков содержат сумматор по модулю два и шестнадцать регистров сдвига, первые входы которых подключены к первому выходу формирователя тактовых импульсов, вторые входы регистров сдвига подключены к выходу блока установки нуля, выход седьмого, девятого, двенадцатого и шестнадцатого регистров сдвига подключены соответственно к выходам сумматора по модулю два, один из выходов которого является входом данных анализатора, выход сумматора по модулю два соедине со входом первого регистра сдвига данного блока формирования остат" ков, выходы всех регистров сдвига всех блоков формирования остатков подключены к соответствующей группе информационных входов коммутатора, выход которого подключен ко входу знакового генератора и ко второму входу цифрового компаратора, выход знакового генератора подключен к третьему входу блока отображения, управляющий вход коммутатора подключен к выходу блока синхронизации, выход которого соединен со вторым выходом блока выборки интервала обработки, временной диаграммы, входы которого являются соответственно синхрониэиро 10 1% 20 25 30 35 40 45 4ванным и контрольным входом устройства, а также блок выработки интервала обработки временной диаграммы, содержит триггер, элемент И, счетчик и компаратор, причем первый вход элемента И является синхронизационным входом блока, второй вход элемента И подключен к единичному выходу триггера, единичный вход которого является контрольным входом анализатора, нулевой вход триггера объединен с первым входом счетчика и подключен к выходу компаратора, вход которого соединен с выходом счетчика, второй вход которого подключен к выходу элемента И н является первым выходдм блока.На чертеже приведена блок-схема логического анализатора.Логический анализатор содержит вход 1 данных анализатора, вход 2 синхронизации, контрольный 3 вход, цифровой компаратор 4, постоянное запоминающее устройство 5, блок 6 отображения, знаковый генератор 7, коммутатор 8, блоки 9-96 Формирования остатков, регистры 1 О сдвига, сумматор 11 по модулю два, блок 12 выработки интервала обработки временной диаграммы, триггер 13, элемент 14 И, счетчик 15, компаратор 16, блок 17 установки нуля, блок 18 синхронизации.Работа устройства основана на принципе сжатия информации с применением сдвигающих регистров с обратными связями. В данном устройстве применены шестнадцатиразрядные сдвигающие регистры с обратными связями от 7, 9, 12 и 16-го разрядов через сумматор по модулю два.Любые временные диаграммы, циркулирующие в цифровой аппаратуре и синхронизированные каким-либо синхроимпульсами, представляют собой последовательности единиц и нулей. Если эти последовательности подать на такие сдвигающие регистры, то на каждую последовательность они реагируют по разному, в результате чего в регистрах остаются коды, отличительные по89039тогда можно утверждать, что поскольку сдвигающий регистр с обратными связями является линейным, то каждой входной последовательности, количество которых равно 2 , соответствует свой 5 собственный остаток из 2 . Таким об 1 Ьразом, если известен заранее остаток какой-либо входной последовательности, т.е. какой-либо предполагаемой временной диаграммы, а в результате 1 ф измерения в сдвигающем регистре остался другой остаток, то со стопроцентной вероятностью можно утверждать, что временная диаграмма является ошибочной. Это касается и случая, когда ф входная информация содержит меньше 16 бит.Если входная последовательность содержит 12 бит, то в этом случае из количества 2 последовательностей17 ЗЭ найдется по две такие, которые имеют одинаковые остатки, Назовем эти последовательности родственными. Таким образом, если взамен предлагаемой последовательности на вход регистра прнхо- фф дит ошибочная родственная последовательность, то ошибка остается незамеченной, так как оии имеют одинаковые остатки. Общее число ошибочных последовательностей может быть оче- Зф видно 3 "1, и только один раз ошибка не может быть обнаружена. Поэтому вероятность не обнаружения ошибки равнаПри длине входной последовательности 18 бит, количество необнаруженных ошибок может быть 3 и т.д. В общем случае, если сдвигающий регистр состоит из п разрядов, а входная последовательность имеет длину е бит, количество необнаруженных ошибок можетЙ быть 2 -1, а количество ошибочных последовательностей 2 -1. Вероятность необнаружения ошибок равна2 " -12 г -10 когда с игде А =М1 когда ю)п 1а вероятность обнаружения ошибки равнай-2 - 1Р = 1-А2 -1Когда число п 1 стремится к бесконечности, второй член Р 5, стремится к 2 , и поэтову в нашем случаебР 6 н.= 1-2" = 0,999998,6 бТаким образом, при применении такого принципа почти со стопроцентнойвероятностью можно утверждать является или нет временная диаграмма ошибочной, если заранее известна предполагаемая временная диаграмма и ееостаточный код.Логический анализатор работаетследующим образом.На первый вход элемента И с проверяемого узла поступают синхросигналы на вход 2, на другой ее вход поступает сигнал с единичного выходатриггера, который устанавливается вположение "1" сигналом, поступающимот проверяемого узла по входу 3, и который определяет момент начала обработки временной диаграммы проверяемого узла. Этим же сигналом запускасрабатывает блок установкг. нуля 17,который вырабатывает импульс по пе"реднему фронту сигнала запуска и уста"навливает сдвигающие регистры в нулевые состояния, подготавливая тем самым их для обработки временных диаграмм,После установления триггера 13в " 1" на выходе элемента И 14 появляются импульсы, которые поступаютна счетчик 15. Оператор с помощьюклавишного регистра на пульте определяет количество нужных синхроимпульсов, за время которое требуется, чтобы проконтролировать временные диаграммы проверяемого узла, После того, как счетчик 15 сосчитает эти синхроимпульсы, на выходе компаратора 16появляется сигнал, который срабатывает триггер 13 и счетчик импульсов. Наэтом временный интервал заканчивается. Тем саьым заканчивается поступление импульсов на выходе элемента И 14и прекращается поступление импульсовна синхронизирующие входы.Таким образом, блок 12 вырабатывает интервал времени, в течение которого контролируются временные диаграммы проверяемого узла.Диаграммы поступают на входы сумматора 11, в котором происходит суммирование с сигналами обратной связиот регистров 10.Блоки 9 -9 работают по принципу"сжатия" информации; в их сдвигающихрегистрах происходит сдвиг информациипо задним фронтам синхроимпульсов,поступакюцих от элемента 14 И.Временные диаграммы представляютсобой последовательность единиц и ну890396 10 20 30 Формула изобретения лей, На каждую последовательность сдвигающий регистр реагирует но разному, в результате чего в регистрах остаются коды, отличные по содержанию от исходной последовательности. Эти коды - так называемые сигнатуры - через коммутатор 8 поступают на генератор 7 и входы информационного компаратора 4. На другие входы компаратора поступают сигналы из постоянного запоминающего устройства, в котором записаны предлагаемые остатки, снятые заранее с работоспособной эталонной схемы.Синхронная работа постоянного запоминающего устройства, коммутатора и блока отображения информации обеспечивается блоком 18 синхронизации, который начинает работать после окончания каждого временного интервала, вырабатывает синхронизирующие импульсы и переключает коммутатор таким образом, чтобы он мог выдавать на своих выходах коды всех сдвигающих регистров последовательно. Синхронно с этим работает и постоянное запоминающее устройство, которое формирует адреса . ячеек ПЗУ, в которых записаны состветствующие коды.В цифровом компараторе 4 происходит сравнение сигналов, поступающих одновременно на ПЗУ и коммутатор, и при обнаружении несоответствия управление передается к блоку 5 с целью индикации ошибки,. В знаковом генераторе 3 происходит преобразование остатков в конфигурации символов, в которые через блок 6 отображаются в виде знаков и точек рядом со знаками, соответствующими ошибочной диаграмме. Логический анализатор, содержащий цифровой компаратор, блок отобра 45 жения и постоянное запоминающее устройство, причем выход постоянного запоминающего устройства подключен к перпервому входу цифрового компаратора, выход которого соединен с первым входом блока отображения, второй вход которого объединен со входом постоянного запоминающего устройства, о тл и ч а ю щ и й с я тем, что, с целью расширения функциональных возмож ностей эа счет обнаружения ошибочных временных диаграмм логических схем, в логический анализатор введены 1 бло- Ф 8ков формирования остатков, блок выработки интервала обработки временнойдиаграммы, блок синхронизации, коммутатор, блок установки нуля н знаковыйгенератор, при этом блок формированияостатков содержит сумматор по модулюдва и шестнадцать регистров сдвига,первые входы которых подключены к первому выходу блока выработки интервалаобработки временной диаграммы, вторыевходы регистров сдвига подключены квыходу блока установки нуля, выходседьмого, девятого, двенадцатого ишестнадцатого регистров сдвига подключены соответственно к выходам сумматора по модулю два, один нз выходовкоторого является входом данных анализатора, выход сумматора по модулюдва соединен со входом первого регистра сдвига данного блока формированияостатков, выходы всех регистров сдвига всех блоков формирования остатковподключены к соответствующей группеинформационных входов коммутатора,выход которого подключен ко входу знакового генератора и ко Второму входуцифрового компаратора, выход знакового генератора подключен к третьемувходу отображения, управляющий входкоммутатора подключен к выходу блокасинхронизации, выход которого соединен со вторым выходом блока выборкиинтервала обработки временной диаграммы, входы которого являются соответственно синхронизационным и контрольным входом устройства,2, Анализатор по и. 1, о т л и ч аю щ и й с я тем, что блок выработки интервала обработки временной диаграммы содержит триггер, элемент И,счетчик и компаратор, причем первыйвход элемента И является синхронизированным входом блока, второй входэлемента И подключен к единичному.выходу триггера, единичный вход которого является контрольным входом анализатора, нулевой вход триггера объединен с первым входом счетчика и подключен к выходу компаратора, вход которого соединен с выходом счетчика,второй вход которого подключен к выходу элемента И и является первым выходом блока.Источники информации,принятые во внимание при экспертизеПатент Франции Р 2165345,кл.Об Р 1/00, опублик. 19 У 8.2. 1 ЕЕЕ, Ггапз Тазйив апд Иеаз.1975, т. 24, 9 4 прототипе Подписно 113035 едактоо И. Иедолужаказ 11008/79ВНИИПИ Составитель Н, БыковаГехредЕ. Харитончик Корре Тираж Государственног делам изобретени осква ЖРауш