Цифровой регистратор однократных импульсов

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХ СПУБЛИ 4 Н 03 М 1 САНИЕ ИЗОБРЕТЕН СВИДЕТЕЛЬСТВ ВТОРС 4-2 8 Бюл,Р ое кон прибор одство СР кторско строения с Института пол 88.8) свидет0 04 Гвидетел НОЗМ ельство СССР10/04, 1968,ьство СССР1/50, 1979. АТНЫХ(5 к информаке, в частгистрации цион нос п. ф-лы, 4 ци ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРпО делАм изОБРетений и ОтнРытий(71) Специальнбюро научногоОпытным произвмеров АН ЛатвС(56) Авторско9 373695, кл.АвторскоеУ 851765, кл. ЦИФРОВОЙ РЕГИСТРАТОРЛЬСОВИзобретение относитсо-измерительной техник устройствам для рфровом виде однократнь ных сигналов, и может быть использовано при регистрации однократных импульсов с быстронарастающим передним фронтом. Изобретение позволяет повысить точность регистрации переднего фронта импульса за счет использования отличия времени преобразования аналого-цифрового преобразователя и времени апертурной неопределенности Я . Это достигается тем, что в устройство, содержащее генератор 11 тактовых импульсов, аналого-цифровой преобразователь 2, блок 4 управления блок 8 оперативной памяти, регистр 6 введены масштабирующий усилитель 1, блок 3 сдвинутых опорных уровней, дешифратор 5, элемент 7 задержки, мультиплексор 9,коммутатор 10 и паналого-цифровых преобразователей 2.Изобретение относится к информационно-измерительной технике, в частности к устройствам для регистрации в цифровом виде однократных импульс 5 ных сигналов, может найти применение при исследованиях в мащиностроении, сейсморазведке, химии, радиотехнике и Физике.Целью изобретения является повышение точности регистрации переднего фронта импульса.На фиг. изображена Функциональная схема цифрового регистратора однократных импульсов; на Фиг.2 - функциональная схема блока управления; на Фиг.З - временные диаграммы работы устройства, поясняющие переход регистратора из режима скоростной записи в режим медленной записи; на 20 Фиг.4 - эпюры опорных уровней квантования аналого-цифровых преобразователей.Цифровой регистратор однократных импульсов содержит маснтабирующий 25 усилитель 1, п аналого-цифровых преобразователей 2, блок 3 сдвинутых опорных уровней, блок 4 управления, дешифратор 5, регистр б, элемент 7 задержки, блок 8 оперативной памяти, 30 мультиплексор 9,коммутатор 1 О, генератор 11 тактовых импульсов.Блок 4 содержит триггер 12, регистр 13 сдвига, триггер 14, генератор 15 адреса, дешифратор 16 и делитель 17 частоты. На Фиг.З цифрами обозначены напряжения на выходах соответствующих блоков устройства.Устройство работает следующим образом. 40На вход установки триггера 14 блока 4 поступает управляющий импульс "Разрещение записи", который приводит его в состояние "О", чем устанавливается в нулевое состояние генератор 45 15 адреса. При этом регистр 13 устанавливается в режим сдвига информации, коэффициент деления делителя 17 устанавливается минимальным (согласно Фиг,3 коэффициент деления равен 2) что обеспечивает требуемую частоту дискретизации быстронарастающего переднего фронта импульса, а триггер 12 переводится в состояние "О". Выходной сигнал триггера 12 с частотой тактовых импульсов делителя 17 записывается в регистр 13, после чего устройство готова к регистрации информации. При поступлении на вход масштабируищего усилителя 1 однократногоимпульса с быстронарастающнм переднимфронтом на вход "Пуск" блока 4 поступает,синхроимпульс, сопровождающий регистрируемый сигнал, которыйпереводит триггер 12 в состояние "1"Очередной тактовый импульс делителя17 записывает "1", поступающую свыхода триггера 12 в первый разрядрегистра 13. Этот сигнал (Фиг.3,13,)стробирует первый аналого-цифровойпреобразователь 2. Следующий тактовыйимпульс делителя 17 частоты сдвигает"1" во второй разряд регистра 13,при этом стробируется второй аналогоцифровой преобразователь 2 (Фиг.З,13). После появления сигнала "1"на последнем и-м разряде регистра13 стробируется последний аналогоцифровой преобразователь 2. Такимобразом, с необходимой частотойстробируются поочередно все аналогоцифровые преобразователи. По истечении времени преобразования последнего аналого-цифрового преобразова"теля 2, равного 1 , которое компенсируется элементом 7, коды всеханалого-цифровых преобразователей2 записываются в регистр 6. ИмпульспереполненияФормируемый на выходерегистра 13 сдвига, переводит триггер14 в единичное состояние, а это переводит делитель 17 в режим медленнойзаписи (коэффициент деления на фиг.Зравен 6), разреиает счет импульсовгенератора 15 и переводит регистр 13сдвига в асинхронный режим работы,т.е. в режим повторения сигналов,поданных на информационные входырегистра 13. Таким образом, регистр13 сдвига в асинхронном режиме повторяет по всем разрядам импульсы делителя 17 частоты, Таким образом, регистратор переводится в режим регистрации медленно изменяющейся частиимпульса. Элемент 7 осуществляеткомпенсации времени, необходимогодля преобразования последнему аналого-цифровому преобразователи 2. Посигналу, Формируемому элементом 7,осуществляется запись результатов .преобразования всех аналого-цифровыхпреобразователей 2 в регистр 6, гдехранятся первые и отсчетов регистрируемого сигнала , получен -ные в режиме скоростной запивси, 1378059В режиме регистрации медленноизменяющейся части импульса всеаналого-цифровые преобразователи 2стробируются одновременно, а ихопорные уровни сдвинуты блоком 3.5На выходе дешифратора 5 Формируютсякоды, разрядность которых на1 ояп больше разрядности аналогоцифровых преобразователей 2. Отсчетыимеющиеся на выходе дешифратора 5,записываются в блок 8. Коды адресовзадаются генератором 15. Процессзаписи продолжается до перебора всехадресов блока 8, после чего на 15втором управляющем выходе деиифратора16 появляется сигнал, переводящийделитель 17 в режим вывода информации.Во время генерирования первых иадресов генератором 15 на первом.выходе дешифратора 16 имеетсясигнал управления коммутатором 10,переводящий тот в режим вывода информации с регистра 6 посредством мультиплексора 9По приходу и+1 адресалогический сигнал на первом управляющем выходе дешифратора 16 меняетсяна противоположный и коммутатор 1 Опереключается в режим вывода информации из блока 8. Режим вывода информации циклически продолжается доприхода сигнала управляющего импульса "Разрешение записи", переводящего все устройство в исходное состояние,На фиг.4 приведены эпюры опорныхуровней квантования аналого-цифровыхпреобразователей для п = 4Нафиг.4 а представлена суммарная характеристика опорных уровней квантованиясоответствующая режиму медленной записи, когда все аналого-цифровыепреобразователи 2 стробируются одно"временно и результаты квантованиявсех аналого-циФровых преобразователей суммируются, на Фиг.4 б - эпюрыкаждого в отдельности преобразовате-,лей 2. В режиме скоростной записипогрешность квантования равна +(2),. а в режиме медленной записиИспользование новых элементов исвязей в цифровом регистраторе позволяет повысить точность регистрациипереднего Фронта импупьса однократныхимпульсов, Для достижения заданнойточности регистрации быстронарастающего переднего Фронта импульса в цифровом регистраторе использовано отличие времени преобразования Япр аналого-цифрового преобразователя и времени апертурной неопределенности 7 . Посредством набора п сравнительно медленных аналого-цифровых преобразователей, у которых , одного порядка с временем нарастания однократного импульса, за счет малого времени апертурной неопределенности регистрируется быстро нарастающий передний Фронт импульса. Стробирование аналого-цифровых преобразователей разнесено во времени, что обеспечивает в п раз больше число отсчетов нарастающего фронта импульса по срав" нению с прототипом,После стробирования последнего и-го аналого-цифрового преобразовате" ля требуется времяп , по истечении которого возможно повторное стробирование аналого-цифровых преобразователей. По окончании быстро нарастающего переднего Фронта импульса отпадает необходимость в большой скорости записи. Устройство обеспечивает автоматический переход на более низкую частоту дискретизации. Все аналого-цифровые преобразователи стробируются одновременно, что повышает точность регистрации медленно меняющейся Фазы импульса, введенный дешифратор позволяет более экономно использовать объем памяти.Формула изобретения1. Цифровой регистратор однократных импульсов, содержащий генератор тактовых импульсов, блок управления, блок оперативной памяти, регистр, первый аналого-цифровой преобразователь, о т л и ч а ю щ и й с я тем, что, с целью повышения точности регистрации переднего Фронта импуль. са, в него введены масштабирующий усилитель, блок сдвинутых опорных уровней, дешифратор, элемент задержки, мультиплексор, коммутатор и ианалого-цифровых преобразователей, информационные входы п аналого-цифровых преобразователей объединены и соединены с выходом масштабирующего усилителя, вход которого является входной шиной, выходы блока сдвинутых опорных уровней подключены к соответствующим входам опорного на 1378059пряжения и аналого-цифровых преобразователей, входы стробирования которых подключены соответственно кстробирующим выходам блока управле 5 ния, выходы п аналого-цифровых преобразователей подключены к соответствующим входам дешифратора и регистра, вход стробирования которого через элемент задержки подключен к 10 выходу сигнала переключения скорости записи блока управления, выход дешифратора соединен с информационным входом блока оперативной памяти, адресный вход которого объединен с адресным входом мультиплексора и подключен к адресному выходу блока управления, выход блока оперативной памяти подключен к первому входу коммутатора, второй вход которого 20 соединен с выходом мультиплексора, входы которого соединены с соответ ствующими выходами регистра, причем вход управления коммутатора соединен с выходом управления считыванием 25 блока управления, выход является выходной шиной, а тактовый вход блока управления соединен с выходом генератора тактовых импульсов, входы"Пуск" и "Разрешение записи" блока управления являются соответственно шинами "11 уск" и "Разрешение записи". 2, Регистратор по п,1, о т л и -ч а ю щ и й с я тем, что блок управ ления выполнен на двух триггерах,регистре сдвига, генераторе адреса,дешифраторе и делителе частоты,тактовый вход которого является тактовым входом блока управления, авыход делителя частоты подключен ктактовым входам регистра сдвигаи генератора адреса, выход которогоподключен к входу дешифратора и является адресным выходом блока управления, первый выход дешифратораявляется выходом управления считыванием блока управления, а второйвыход подключен к первому входууправления делителя частоты, второйвход управления которого объединенс первым входом установки первоготриггера, входом установки генератораадреса, входом установки режимаработы регистра сдвига, соединен свыходом второго триггера и являетсявыходом сигнала переключения скоростизаписи блока управления, стробирующие выходы которого являются первымивыходами регистра сдвига, второйвыход которого соединен с первымвходом установки второго триггера,информационный вход регистра сдвигасоединен с выходом первого триггера,второй вход установки которого является входом "11 уск" блока управления,второй вход установки второго триггера является входом "Разрешениезаписи" блока управления.