Микропрограммное устройство управления

Союз Советских Социалистических РеспубликОП ИСАНИЕ ИЗОБРЕТЕНИЯ К. АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к ввт. сеид-ву - (22) Заявлено 020180 (21) 2860451/18-24 с присоединением заявки Ио -(51)М, Кл,з С 06 Г 9/22 Государственный комитет СССР по делам изобретений и открытий(54) МИКРОПРОГРАММНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ Изобретение относится к вычислительной технике и может быть использовано в микропрограммных устройст" вах управления электронных вычислительных машин.Известно микропрограммное устройство управления, в котором для хранения адреса возврата используется спе" циальное запоминающее оборудование 11Однако наличие специального запоминающего оборудования, предназначенного только для целей обеспечения возврата из мнкроподпрограмм, увеличивает оборудование устройства и сни жает его надежность в целом.Наиболее близким к изобретению является микропрограммное устройство управления, содержащее блок памяти микрокоманд, регистр адреса, регистр 20 кода операции, блок управления, дешифраторы кода микрокоманды и кода ветвления соответственно, элементыИ, ИЛИ, НЕ 2)Однако в этом устройстве количест во точек возврата, а значит число микропрограмм, использующих общую микроподпрограмму, определяется числом ненулевых комбинаций младших разрядов поля адреса следующей микро Команды, которые дополняют формат кода операции до полного адреса. Сле" довательно, количество, точек возвра" та будет зависеть от объема памяти блока микрокоманд, что создает неудобства при микоопоогоаммировании. Кроме того, это устоойство не позволяет ускорить выполнение команд, алгоритмы выполнения которых предус." матривают ветвление по условиям, сформированным до входа в микропрограмму.Цель изобретения - расширение функциональных возможностей устройства за счет снятия зависимости коли- честна точек возврата от объема блока памяти микрокоманд, а также повыше" ние быстродействия устройства за счет обеспечения возможности ветвления в некоторых командах при входе в микропрограмму.Поставленная цель достигается тем, что в микропрограммном устройстве управления, содержащем блок памяти микрокоманд, регистр адреса, регистр кода операции, блок управления, де" шифраторы кода микрокоманды и кода ветвления, элементы И, ИЛИ., НЕ, причем выход микрокоманд блока памяти соединен через дешифратор кода микрокоманды с первым входом блока управления, выход ветвления блока памятимикрокоманд соединен с входом дешифратора кода ветвления, первый выходкоторого соединен со вторым входомблока управления, первый адресныйвыход блока памяти микрокоманд соединен с первым входом первого элементаИ, выход которого соединен с первымвходом первого элемента ИЛИ, второйвход которого соединен с выходом второго элемента И, а выход - с входомсредних разрядов адреса регистраадреса, выход которого соединен свходом блока памяти микрокоманд, первый вход второго элемента ИЛИ соединен с выходом начала операции блока 15управления, второй вход второго элемента ИЛИ соединен со вторым выходомдешифратора кода ветвления, а выходсоединен с первым входом второго элемента И и через первый элемент НЕ со 20вторым входом первого элемента И,второй вход второго элемента И соединен с первым разрядным выходом регистра кода операции, адресный выходблока управления соединен с первымвходом третьего элемента И, дополнительно введены дешифратор кода операции, элементы И, ИЛИ, НЕ, вход второго элемента НЕ соединен с выходомадреса возврата блока памяти микрокоманд и с первым входом четвертогоэлемента И, второй вход которого соединен с выходом ветвления блока памяти микрокоманд, а выход - с первымвходом третьего элемента ИЛИ, второйвход которого соединен с выходом пятого элемента И, первый вход которого соединен с выходом второго элемента НЕ и со вторым входом третьегоэлемента И, а второй вход - с входомприема кода операции устройства, вход 40регистра кода операции соединен с выходом третьего элемента ИЛИ, второйразрядный выход регистра кода операции - с входом дешифратора кода опеРации, выход которого соединен с первым входом блока элемента И, второйвход которого соединен с входом условий ветвления устройства, а выход блока элементов И соединен с входом блока элементов ИЛИ, выход которого соединен с первым входом шестого элемента.И, второй вход которого соединен с выходом начала операции блокауправления и через третий элементНЕ с первым входом седьмого элементаИ, второй вход которого соединен совторйм адресным выходом блока памятимикрокоманд, а выход - с первым входом четвертого элемента ИЛИ, второйвход которого соединен с выходомшестого элемента И, а выход - с вхо,дом старших разрядов адреса регистраадреса, выход третьего элемента Исоединен с первым входом пятого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, 65 первый и второй входы которого соединены с выходом второго элементаИЛИ и с третьим разрядным выходомрегистра кода операции соответственно третий вход пятого элемента ИЛИсоединен с выходом девятого элемента И, первый и второй входы которогосоединены с третьим адресным выходомблока памяти микрокоманд и с выходомпервого элемента НЕ соответственно,а выход пятого элемента ИЛИ соединенс входом младших разрядов адреса регистра адреса.На фиг, 1 приведена функциональнаясхема микропрограммного устройствауправления; на фиг. 2 - структурнаясхема блока управления.Устройство содержит блок 1 памятимикрокоманд, выход 2 микрокоманд блока 1, выход 3 ветвления, адресный выход 4 блока 1, дешифратор 5 кодамикрокоманды, блок. 6 управления, дешифратор 7 кода ветвлений, четвертыйэлемент И 8, второй элемент НЕ 9,третий элемент И 10, пятый элементИ 11, вход 12 приема кода операцииустройства, третий элемент ИЛИ 13,второй элемент ИЛИ 14, второй элементИ 15, восьмой элемент И 16, первыйэлемент НЕ 17, первый элемент И 18,девятый элемент И 19, первый элементИЛИ 20, регистр адреса 21, выход 22начала операции блока 6, шестой элемент И 23, третий элемент НЕ 24,седьмой элемент И 25, четвертый элемент ИЛИ 26, регистр 27 кода операции,дешифратор 28 кода операции, блокэлементов И 29, вход 30 условий ветвления устройства, блок элементов ИЛИ31, пятый элемент ИЛИ 32, Блок 6 управления содержит коммутатор 33, шиф,ратор 34, группу элементов И 35,группу элементов ИЛИ 36.Блок 6 управления работает следующим образом,При выполнении микрокоманды с ветвлением в выход 3 кода ветвления записывается соответствующий код, покоторому возбуждается одна из шинпервого выхода дешифратора 7, с которой единичный сигнал поступает напервый вход соответствующего элемента И 35 группы (или на первые входысоответствующих элементов И 36 группы), опрашивая тем самым условие(или несколько условий) ветвления.При наличии условий ветвления навторых входах соответствующих элементов И 35 группы на выходе последнихпоявляется сигнал, который, пройдячерез соответствующие элементы ИЛИ36 группы, поступает на второй выходблока 6 управления, Выработанный таким образом код со второго выходаблока 6 через открытый элемент И 10и элемент ИЛИ 32 передается в младшиеразряды регистра адреса 21, Таким образом, происходит модификация младших разрядов адреса микрокоманды.Микропрограммное устройство управления работает следующим образом.После окончания выборки команды из запоминающего устройства код операции поступает на вход 12 и, пройдя через открытый элемент И 11 и элемент ИЛИ 13, поступает на вход регистра 27.Рассмотрим случай, когда в регистр 27 принят код операции команды, алгоритм выполнения которой не требует ветвлений по условиям, сформированным до входа в микропрограмму, В этом случае дешифратор 28 не срабатывает и на его выходе отсутствуют сигналы опроса условий ветвления.Вход в микропрограмму осуществляется путем выборки микрокоманды, 5 имеющей в выходе 2 код, по которому блок 6 управления возбуждает выход 22 начала операции, открывается элемент И 23 и через элемент НЕ 24 блокируются входы элемента И 25, а на 20 выходе элемента ИЛИ 14 появляется сигнал, разрешающий передачу содержимого регистра 27 через элемент И 15, элемент ИЛИ 20 и элемент И 16, элемент ИЛИ 32 в средние и младшие д разряды регистра 21 адреса соответственно. Элемент НЕ 17 в этом случае блокирует входы элементов И 18 и 19, соответственно передающие средние и младшие разряды поля 4 адреса следую-З щей микрокоманды в старшие и младшие разряды регистра 21 адресаВ старшие разряды регистра 21 адреса через элемент И 23 и элемент ИЛИ 26 передается нулевой код. Таким образом, ,процессор переходит к микропрограмме выполнения команды. При организации последовательности микрокоманд в микропрограмме входы и выход элемента ИЛИ 14 имеют нуле вое значение, а выход элемента НЕ 17 - единичное значение, и адрес следующей микрокоманды образуется передачей в регистр 21 адреса старших разрядов адресного выхода 4 через элемент И 25 и элемент ИЛИ 26, средних разрядов адресного выхода 4 через элемент И 18 и элемент ИЛИ 20 и младших разрядов адресного выхода 4 через элемент И 19 и элемент ИЛИ 32.В случае выполнения микрокоманды с ветвлением, в выход 3 записывается соответствующий код ветвления, который после дешифрации в дешифраторе 7 вырабатывает на выходе блока 6 управления код младших разрядов адреса, в соответствии с результатами выполнения текущей или предыдущих микро- команд, которые через элемент И 10 и элемент ИЛИ 32 передается в младшие разряды регистра 21 адреса. Младшие и) разряды адреса в адресном выходе 4 должны иметь при этом нулевое значение, а старшие и средние разряды регистра 21 адреса в данном случае Определяются старшими и младшими разрядами адресного выхода 4 соответственно.При необходимости входа в общиемикропрограммы в адресном выходе 4записывается адрес начала микроподпрограммы, в выход 3 записываетсяадрес возврата в основную микропрограмму, а в бите записи адреса возврата записывается 1.Единичное значение бита записиадреса возврата вызывает появлениена четвертом выходе блока 1 памятимикрокоманд сигнала, разрешающего передачу содержимого выхода 3 черезэлемент И 8 и элемент ИЛИ 13,В этом случае элемент НЕ 9 блокирует входы элемента И 11 и для предотвращения ветвления входы элемента И 10,В последней микрокоманде микроподпрограмьщ в выходе ветвления записывается код, возбуждающий второй выход дешифратора 7 и на выходе элемента ИЛИ 14 появляется сигнал, разрешающий передачу компоненты ацресавозврата из регистра 27. Старшие разряды адреса, в этом случае, определяются старшими разрядами адресноговыхода 4, поступающие через элементИ 25 и элемент ИЛИ 26 на старшиеразряды регистра 21 адреса.Если в регистр 7 поступает кодоперации такой команды, которая сразу же может выполняться по одному из нескольких алгоритмов, в зависимости от некоторых условий, сформированных до начала входа в микропрограмму выполнения этой команды, то этот код, воздействуя на дешифратор 28, вызывает появление на первом входе блока элементов И 29 сигнала опроса. При этом на второй вход блока элементов И 29 со входа 30 условий ветвления поступают сигналы условий ветвления.При совпадении сигнала опроса и сигналов условия ветвления на выходе блока элементов И 29 появляется единичный сигнал, который через блок элементов ИЛИ 31, элемент И 23 и элемент ИЛИ 26 поступает на старшие разряды регистра 21 адреса, на средние и младшие разряды которого поступает из регистра 27 значение кода операции. Таким образом, старшие разряды адреса при входе в микропрограмму по коду операции определяются наличием сигналов на входе 30 условий ветвления.Таким образом, в устройство количество точек не зависит от объема блока памяти микрокоманд, а определяется разрядностью регистра кода операции.Кроме того, устройство позволяет сократить время выполнения тех команд, алгоритмы выполнения которых предусматривают ветвление по условчям, сформированным до момента входа в микропрограмму, за счет органи 881748зации процесса ветвления при входев микропрограмму.Формула изобретенияМикропрограммное устройство управ ления, содержащее блок памяти микро" команд, регистр адреса, регистр кода операции, блок управления, дешифратор кода микрокоманды, дешифратор кода ветвления, элементы ИЛИ, И, НЕ, 10 причем выход мйкрокоманд блока памяти микрокоманд соединен через дешифратор кода микрокоманды с первым входом блока управления, выход ветвления блока памяти микрокоманд соединен с входом дешифратора кода ветвления, первый выход которого соединен со вторым входом блока управления, первый адресный вход блока памяти микрокоманд соединен с первым входом що первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, второй вход которого ,соединен с выходом второго элемента И, а выход - с входом средних разрядов адреса регистра адреса, выход которого соединен с выходом блока памяти микрокоманд, первый выход второго элемента ИЛИ соединен с выходом начала операции блока управления, второй вход второго элемента ИЛИ со единен со вторым выходом дешифратора кода ветвления, а выход соединен с первым входом второго элемента И и. через первый элемент НЕ со вторым входом первого элемента И, второй 35 вход второго элемента И соединен с первым разрядным выходом регистра кода операции, адресный выход блока управления соединен с первым входом третьего элемента И, 4 б о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет снятия зависимости количества точек возврата от объема блока памяти микрокоманд и повышения быстродействия устройства, оно дополнительно содержит дешифратор кодаоперации, элементы И, ИЛИ, НЕ причем вход второго элемента НЕ соеди"нен с выходом адреса возврата блокапамяти микрокоманд и с первым входом 50четвертого элемента И, второй входкоторого соединен с выходом ветвления блойа памяти микрокоманд, а выход четвертого элемента И - с первымвходом третьего элемента ИЛИ, второйвход которого соединен с выходом пятого элемента И, первый вход которогосоединен с выходом второго элементаНЕ и со вторым входом третьего элемента И, а второй вход пятого элемента И - с входом приема кода операции устройства, вход.оегистра кода операции соединен с выходом третьего элемента ИЛИ, второй разрядныйвыход регистра кода операции - с входом дешифратора кода операции, выходкоторого соединен с первым входомблока элементов И, второй вход которого соединен с входом условий ветвления устройства, выход блока элементов И соединен с входом блока элементов ИЛИ, выход которого соединенс первым входом шестого элемента И,второй вход которого соединен с выходом начала операции блока управления и через третий элемент НЕ с первым входом седьмого элемента И, второй вход. которого соединен со вторымадресным выходом блока памяти микрокоманд, выход седьмого элемента И соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом шестого элемента И, авыход - с входом старших разрядов .адреса регистра адреса,/выход третьегоэлемента И соединен с первым входомпятого элемента ИЛИ,. второй вход которого соединен с выходом восьмогоэлемента И, первый и второй входы которого соединены с выходом второгоэлемента ИЛИ и с третьим разряднымвыходом регистра кода операции соответственно третий вход пятого элемента ИЛИ соединен с выходом девятогоэлемента И, первый и второй входы которого соединены с третьим адреснымвыходом блока памяти микрокоманд ис выходом первого элемента НЕ соответственно, а выход пятого элементаИЛИ соединен с входом младших разрядов адреса регистра адреса.Источники информации,принятые во внимание при эксйертизе1. Авторское .свидетельство СССРР 596947, кл. 0 06 Р 9/16, 1976.2. Авторское свидетельство СССР9 503240, кл, С 06 Г 9/16, 1974881748 ВНИИПИ Заказ 9975/ Тираж 748 Подписно лиал ПП Ужгород Патент",