Цифровой функциональный преобразователь

(53)М. К 18-24 рисоединеинеее заявки 06 Г 7 544 рстеениый коиитСССРлам изебретеиии открытий ос 23) Прнори но 30,10.81. Бюллетень М нковання описання 02,11.8 по де блнкова 088.83 ат(72) Автор нзобретени Киселев 1) Заявите ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ РАЗОВАТЕЛЬ б й к вычислиначено дляргумента хвида тносит тен хнике и предн дения по коду тель из ос х полиномо гебраич тюС 1 ХО естно устройство с числоимпульседставлением аргумента 111.ако известное устройство имеетбыстродействие, определяемоевном временем представления ара числоимпульсным кодом,вязи с этим при цифровом преднии аргумента и коэффициентовктическое распространение полустройства, в которых вычислениеоводится по так называемой схенера д низкое в осно гументВ с ставле а пра чают у (1) пр ме Гор+Ма, Ха,и),") Наиболее близким к предло технической сущности явл ройство, содержащее блок памяти, регистр, умножитель и сумматор 21.Недостатком этого преобразователяявляется низкое быстродействие, обусловленное тем, что операция перемножез ния в умножителе осуществляется с помощью обратных связей по сигналам переполнений счетчиков умножителя, атакже тем, что слагаемые поступают насумматор в разные моменты времени.О Цель изобретения - повышение быстродействия,Поставленная цель достигается тем,что в устройство содержащее блок памяти, регистр, умножитель и сумматордополнительно введены коммутатор иблок синхронизации, причем первый ивторой входы блока синхронизации являются соответственно входами запускаи тактовым входом преобразователя, выход блока синхронизации через блокпамяти соединен с первым входом сумматора, выход которого является выходом преобразователя и соединен совходом регистра, выход которого подключен к первой группе входов комму-татора, вторая группа входов которогоявляется входом коэффициента преобразователя, выходы коммутатора соединены с первой группой входов умножителя, вторая группа входов которогоявляется входом аргумента преобразователя, выходы умножителя соединенысо вторым входом сумматора, первыйи второй управляющие выходы блокасинхронизации соединены с управляющимн входами соответственно регистра и. коммутатора, третий управляющий выходблока синхронизации является синхронизирующим выходом преобразователя,Блок синхронизации содержит триггер два элемента И и счетчик, при-чем первый вход блока синхронизациисоединен с входом триггера и инверсным входом первого элемента И, прямойвход которого подключен к выходу триггерапервому входу второго элементаИ и входу счетчика, тактовый вход которого соединен с выходом второго элемента И и является первым управляющим выходом блока синхронизации, второй управляющий выход которого соединен с выходом первого элемента И,второй вход второго элемента И является тактовым входом, блока синхронизации, тактовый вход триггера соединен с выходом переполнения счетчика и является третьим управляющим выходом блока синхронизации, выходом которого являются выходы счетчика,На чертеже представлена блок-схема устройства,Преобразователь содержит блок 1синхронизации, состоящий из триггера2, счетчика 3 и элементов И 4 и 5,регистр 6, коммутатор 7, блок 8 памяти, умножитель 9, сумматор 10, вход11 запуска, вход 12 тактовых импульсов, вход 13 кода аргумента и вход14 кода коэффициента.Выполнен преобразователь на базе потенциальных цифровых элементов, триггеры которой переключаются в некоторые моменты времени после окончания импульсов на их синхронизирующих входах.Предлагаемый преобразователь реализует алгоритм (2) и работает во времени циклически, Запуск каждого цикла вычисления производится с входа 11 по импульсам запуска И 311, следующим с частотой Фи, а работа в цикле синхронизируется с .входа 12 по тактовым импульсам ТИ 12, следующим с частотой бПри этом импульсы И 311 и импульсы ТИ 12синхронизированы между собой так, чтокаждый И 311 по длительности совпадаетс одним из ТИ 12, аГ- вГ (3)Каждый цикл работы преобразователясостоит из щ тактов, в течение каждогоиз которых выполняется операция умножения на параллельном комбинационномумножителе 9 и операция сложения напараллельном комбинационном сумматоре 10. В конце кадого такта вычисления (начале последующего такта) ре 15зультат вычислений с выходов сумматора10 заносится в регистр 6.Перед началом очередного цикла вычислений триггер 2 находится в "0"и выдает через элемент 5 на выход бло 20ка 1 синхронизации логический сигналП 2:О, поступающий на управляющий входкоммутатора 7. На другие входы коммутатора 7 приходит с входов 14 преобразователя код коэффициента а 1, а свыходов регистра 6 - код функции Г 6,Коммутатор 7 по сигналу П 2 и кодамаи Гб формирует на выходах код функции Г 7 в соответствии с выражениемГ = аП 2+ГбП 2 (4С входов 13 преобразователя код аргумента х поступает на входы первогосомножителя умножителя 9, на входывторого сомножителя которого с коммутатора 7 приходит код Г 7, Умножитель 9 по кодам х и Г 7 вырабатываетна выходах код функции Г 9 в соответствии с выражениемГ 9=хГ 7, л)Кроме того, так как перед началомцикла вычислений триггер 2 находитсяв "0" то сигналом "0" с прямого плеча триггера 2 запрещена работа элемента 4, а в счетчик 3 производитсяфиксированная запись кода числа в-при =1, где 1 - номер такта вычис45 ления,принимающий в течение каждогоцикла вычисления значения от 1 до ввключительно,1С группы выходов блока 1 синхронизации т,е. с выходов счетчика 3 код50числа в"1 поступает на адресные входыблока 8 памяти, в котором содержатсякоды коэффициентов а 1 А, а 1,ф арфБлок 8 памяти по коду щвырабатывает на выходах код коэффициентаа 11 , поступающий на входы первогослагаемого сумматора 10, на входы друф гого слагаемого которого поступает5код Г 9 с умножителя 9. Сумматор 1 О по кодам а и Г 9 вырабатывает на выходах код полинома у степенив соответствии с выражениему, =а + хГ 7,. (6)Цикл вычисления начинается с поступлением на преобразователь очередного И 311, по которому запрещается работа элемента 5 (т.е. в момент действия И 311 П 2=0 ), а триггер 2 устанав о ливается в "1", снимает сигнал фиксированной записи с счетчика 3 и разрешает прохождение через элемент 4импульсов ТИ 12 на вычитающий вход счетчика 3 и вход записи регистра 6, На первом выходе блока 1 синхрониза, ции начинает вырабатываться по ТИ 12 последовательность импульсов ПИ 1, первый импульс которой совпадает с импульсом И 311, Следовательно, в момент после окончания первого такта вычислений (первого импульса ПИ 1) счетчик 3 переходит в состояние ш- -1, в ре-. гистр .6 заносится код у(при 1=1), а на управляющем входе коммутатора 7 устанавливается сигнал П 2=1, который останется неизмененным в течение всего рассматриваемого цикла вычислений, К концу второго такта вычисления (к моменту окончания второго импульса ПИ 1) на выходах сумматора 10 вырабатывается код полиномауд.=аж-а+" 1 "Таким образом, к концу 1-го такта вычисления (при 11 1 (в) на выходах35 сумматора 10 формируется код полиномав соответствии с выражением3 "-О +Х 1(7) 8775 Формула изобретения 1. Цифровой функциональный преобра-, зователь, содержащий блок памяти, ре.г гистр, умножитель и сумматор, о т - л и ч а ю щ и й с я тем, что, с целью повышения быстродействия, в него введены коммутатор и блок синхронизации, причем первый и второй входы блока синхронизации являются соответственно входами запуска и тактовым входом преобразователя, выход блока синхронизации через блок памяти соединен с пер" вым входом сумматора, выход которого является выходом преобразователя и соединен с входом регистра, выход В момент действия щ-го импульса 40последовательности ПИ 1 на выходах сумматора 10 вырабатывается код полиномаУа на третьем выходе блока 1 синхронизации генерируется импульс переполнения ИЗ счетчика 3.45По ИЗ с преобразователя можно снятьрезультат вычисления - код у с выходов сумматора 10. С счетчика 3 ИЗ поступает также на счетный вход триггера 2,50В момент действия ИЗ на выходе записи регистра 6 действует последний импульс ПИ 1,В связи с этим в момент после окончания ИЗ триггер 2 устанавливается в"0" а в регистре 6 производится запись кода с выходов сумматора 10, Наэтом цикл вычислений заканчивается,аочередной цикл начинается с поступле 26 6нием на преобразователь очередногоИ 311.Поэтому в любой момен г промежуткавремени между окончанием очередного ИЗи окончанием последующего И 311 с регистра 6 может быть снят результат предыдущего цикла вычислений - код у ,Как следует из вышеописанного длительность Т цикла вычисления преобразователя можно оценить выражениемТ = щ 1 тигде Т - период частоты следованиятактовых импульсов ТИ 12.дпительность периода Т 1,определяется в основном быстродействием умножителя 9 и сумматора 10 и может бытьвыбрана из соотношенияТтимн ф сум (9)где й -длительность переходных про)МНцессов умножителя 9;" длительность переходных процессов сумматора 10,Сравнивая времени циклов известного и предлагаемого устройств прил= п,у =10получим ПОТ" ТИ141 где длительность периода т определяется быстродействием счетчиков известного устройства, а длительностьпериода Т . - в основном быстродейст 1" Ивием умножителя 9 и сумматора 10 пред-,лагаемого преобразователя.. Для современных элементных баз циф-сровых потенциальных элементов .ориентировочно можно принять/Тти 7 2 .Следовательно, оценка показывает, чтопри п 7 =пу=10 быстродействие, предлагаемого преобразователя намного больше (примерно в 2 раз , чем быстродействие известного,877526 Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР 20 Р 577532, кл. О 06 Г 15/34 ф 1977.2. Авторское свидетельство СССРУ 496554, кл. О 06 Е 7/38, 1975.(прототип). которого подключен к первой группе входов коммутатора, вторая группа входов которого является входом коэффициента преобразователя, выходы коммутатора соединены с первой группой вхо дов умножителя, вторая группа входов которого является входом аргумента преобразователя, выходы умножителя соединены с вторым входом сумматора, первый и второй управляющие выходы 10 блока синхронизации соединены с управляющими входами соответственно ре гистра и коммутатора, третий управляющий выход блока синхронизации является синхронизирующим выходом пре з образователя.2. Преобразователь по.п,1, о тл и ч а ю щ и й с я тем, что блок синхронизации содержит триггер, два .элемента Ии счетчик, причем первый вход бЛока синхронизации соединен с входом триггера и инверсным входом первого элемента И, прямой вход которого подключен к выходу триггера,первому входу второго элемента И ивходу счетчика, тактовый вход которого соединен с выходом второго элемента И.и является первым управляющим выходом блока синхронизации, второй управляющий выход которого соединен свыходом первого элемента И, второйвход второго элемента И является тактовым входом блока синхронизации, тактовый вход триггера соединен с выхо1дом переполнения счетчика и являетсятретьим управляюпдм выходом блока синхронизации, выходом которого являютсявыходы счетчика.р Г. Ог 9616/73 Тираж 748 ПодВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб д, 4/ исное ал ППП Патент , г, Ужгород, ул, Проектная, 4 11 н