Устройство для моделирования цифро-вых обектов

Союз Советских Социалистических Республик(22) Заявлено 100579 (21) 2807608/18-24с присоединением заявки Ио -(51)М. Кл. О 06 Г 15/20 Государственный комитет СССР но деаам изобретений н открытий(54) УСТРОИСТВО ДЛЯ МОДЕЛИРОВАНИЯ ЦИФРОВЫХ ОБЪЕКТОВИзобретение относится к вычислительной технике и может быть использовано для проверки правильности работы проектируемых схем различных объектов цифровой вычислительной тех ники и автоматики в процессе их разработки, а также для исследовайия полноты контролирующих тестов, приме- няемых при производственном и эксплуатационном контроле этих объектов . , 10Известны устройства для моделиро вания цифровых объектов, содержащие переменную моделирукщую структуру-, матричный коммутатор, блок настройки коммутатора и блок управления 1 35Недостаток устройства - большое количество требуемых коммутационных устроиств непосредственно в матричном коммутаторе, а такие в блоке настройки коммутатора. 20Наиболее близким техническим решением к предлагаемому является устройство для моделирования цифровых объектов, содержащее блок переменнои моделирующей: структуры, выходы 25 которого .соединены с информационными выходами устройства и с первой группои входов коммутатора, вторая группа входов которого является информационным входом устройства, н 30 блок памяти, вход и выход которого подключены соответственно к первому выходу и первому входу блока управления, второи и.третий выходы которого. соединены соответственно с информационным и управлякюдим входами блока переключения, выходы которого подключены к входам регистра, выходы которого соединены с входами блока переменной моделирующей структуры, четвертый и пятый выходы блока управления подключены соответственно к управлякщему входу. регистра и к управляющему выходу устройства, третий вход блока управления соединен с управляющим входом устройства 21.При работе известного устроиства реализуется программируемый последовательный обмен информацией между выходами и входами .интегральных схем, входящих в блок переменной моделирующей структу 1 и, .в соответствии с таблицей их соединений в моделируемом объекте. При этом соединение заданного выхода некоторои микросхемы с входами других микросхем задается программно в виде. цепочки команд, где первая команда указывает номер (адрес) данного выхода, а последующие команды - номера (адреса) входов, 832558с которыми этот выход должен быть соединен,Недостаток устройства - увеличенныи объем блока памяти за счет наличия первой команды в каждои цепочке команд, хотя по самой процедуре функционирования устройства это является излишним. Метод итерацииЗейделя, используемый в известномустроистве для определения логических состояний моделируемого объекта,:предполагает последовательное изменение состояния на каждои группе соединенных между собой входов микросхем моделируемого цифрового объекта в соросхем с целью обнаружения изменения состояния хотя бы одного из них. Изменение состояния в каждой итерациихотя бы одного из выходов микросхемсвидетельствует о том, что процессустановления нового состояния моде 20 ли не закончился и необходимо продолжение цикла итераций.Таким образом, в каждой итерации необходим опрос состояния всех выходов микросхем и сравнение этого состояния с предыдущем состоянием этого же выхода, Вследствие этого адресныи опрос выходов микросхем, используемый в известном устроистве, может быть заменен цикличеСким (последовательным). опросом, что приводит к сокращению длины каждои цепочки команди, следовательно, к сокращению объема памяти, а также некоторому повышению быстродействия устроиства. Цель изобретения - уменьшение объема памяти устроиства для моделирования цифровых объектов и повышениебыстродействия. 40 Поставленная цель достигается тем,что в устроиство, содержащее блокпеременнои моделирующей структуры,выходы которого соединены с информационными выходами устроиства и с первои группой входов коммутатора, вторая группа входов которого являетсяинформационным входом устроиства, иблок памяти, вход и выход которогоподключены соответственно к первомувыходу и первому входу блока управле ния, второй и третин выходы которогосоединены соответственно с информацирнным и управляющим входами блокапереключения, выходы которого подключены к входам регистра, выходы которого соединены с входами блока переменной моделирующей структуры, четвертый и пятый выходы блока управления подключены соответственно к управляющему входу регистра и к управляющему выходу устроиства, третийвход блока управления соединен с управляющим входом устроиства, введенсчетчик, вход и выход которогосоединены с шестым выходом блока уп ответствии с состоянием выхода микросхемы, связанного с этими входами, 15 и последующий опрос всех выходов микравления и с управляющим входом ком-мутатора, соответственно, седьмой выход блока управления подключен к адресному входу блока памяти,Кроме того, блок управления содержит два триггера, схему сравнения, генератор импульсов, счетчикадреса и регистр команд, первый входи первый выход которого подключенысоответственно к первому входу и геррому выходу блока управления, второйвход и второи выход регистра командсоединены соответственно с первымвыходом и с первым входом генератораимпульсов, второи выход которого подключен к входу счетчика адреса, второи вход блока управления соединен свходом первого триггера, выход которого подключен к первому входу схемысравнения, к второму выходу блокауправления и к третьему входу регист-.ра команд, третий выход которого соединен с вторым входом схемы сравнения,выход которой подключен к входу второго триггера, выход которого соединенс вторим входом генератора импульсов,третий, четвертый, пятый выходы итретий вход которого подключены соответственно к третьему, четвертому,пятому выходу и третьему входу блокауправления, четвертый выход регистракоманд соединен с шестым выходом блока управления, выход счетчика адресаподключен к седьмому выходу блокауправленияНа фиг. 1 представлена блок".схемаустроиства; на фиг. 2 - структура цепочки команд однои строк.-,; на фиг. 3 блок управления.Устроиство содержит блок 1 переменнои моделирующей структуры, информационные выходы 2, информационныйвход 3, коммутатор 4. счетчик 5, регистр 6, блок 7 переключения, блок 8управления, блок 9 памяти, управляющий вход 10 и управляющий выход 11.Структура цепочки команд устроиства, которая записывается в блок 9,состоит из последовательности команд12, каждая из которых содержит адресное поле 13 и два дополнительных разряда 14 и 15.Блок 8 управления состоит из первого триггера 16, схемы 17 сравнения, второго триггера 18, регистра19 команд, генератора 20 импульсови счетчика 21 адреса.Устройство работает следующим образом,Перед началом моделирования заданного цифрового объекта в состав блока 1 переменной моделируюцей структуры включается тот набор интегральных схем, который используется в объекте. Входы и выходы этих интегральных схем соединяются соответственнос выходами регистра 6 и с входамикоммутатора 4. В блоке 9 памяти размещается таблица соединений интегральных схем, описывающая их реальныесвязи в объекте. Каждая строка таблицы задает одну электрическую цепьобъекта, соединяющую определенныйвыход некоторои интегральной .схемблока 1 или внешний вход объекта(один из входов 3 устроиства) со всеми выходами интегральных схем блока1, являющимися нагрузкой этого выходаили внешнего входа. Каждая такая строка представляется цепочкои команд(фиг. 2). В последний команде цепоч- (Оки в разряде 14 записывается "1", чтоявляется признаком конца цепочки команд, в остальных разрядах цепочки вразряде 14 записывается фО". Дополнительный разряд 15 команды предназначен для указания предыдущего состояния ("1" или "0") источника сигнала, т. е. выхода микросхемы или внешнего входа устройства, к которому относится данная цепочка команд. Содер димое дополнительного разряда 15 используется только при обработке первои команды цепочки и имеет смысл,следовательно, при наличии "0" в разряде 14. Сочетание 10 ("1" в разряде14 и "0" в разряде 15) используетсядля указания последней команды цепочки, а сочетание 11 - для указанияпоследней команды последней цепочки.В адресном поле 13 каждой команды ука-Ззывается адрес приемника сигнала (вхо.да микросхемы). Для каждой цепочкиадрес источника сигнала определяетсясодержимым счетчика 5.Вычисление логических состояниймоделируемого объекта осуществляетсяв каждом такте с для прикладываемой.ко входам 3 последовательности тестовых сигналов,устроиство предназначено для использования совместно с внешними, по 40отношению к нему, средствами управления (например, ЭВМ), обеспечивающими автоматизацию процесса исследования моделируемого объекта. При этомвнешнее оборудование обеспечивает 45приложение текстов к входу 3 устройства, а также снятие и анализ выходных последовательностей - реакциймодели на эти тесты с выхода 2 устройства, Вход 10 и выход 11 служатдля внешней синхронизации устройств а от ЭВМ.После установки на входе 3 наборасигналов, соответствукщих такту с,ЭВМ задает на входе 10 сигнал, разрешающии начало процесса вычислениясостояния модели в этом такте. Поэтому сигналу запускается генератор20 импульсов, который синхронизируетвременную последовательность работыустройства. 60Счетчик 5 в начале к аждого т акт анаходится в нулевом состоянии, приэтом на выход коммутатора 4 поступает сигнал с первого источника сигнала. 65 цикл операций, соответствукщих первои итерации моделирования. объек" та, в такте с начинается с чтения первой команды первой цепочки команд. Считанная команда поступает в регистр команд 19.Сигнал с выхода коммутатора 4 поступает на первый триггер 16 и сравнивается в схеме сравнения 17 с содержимым разряда 15 команды. Есяи имеет место несравнение, то этот факт фиксируется вторьи триггером 18. Кроме того, в даннои команде на регистре 19 команд инвертируется значение разряда 15 и модифицированная команда вновь записывается в блок 9 памяти. Ацресное поле команды воздействует на .управлякщий вход блока 7 переключения разрядов, с помощью которого состояние триггера 16 передается в соответствующий разряд регистра б,соединенный со входом определенной микросхемы. Номер входа задается адресньм полем команды. В соответствии с новым состоянием входа микросхема изменяет свое внутреннее состояние и/или выходные сигналы. Аналогично производится выборка последующих команд первои цепочки и изменение состояния остальных входов интегральных схем, связанных с данным источником сигнала. При этом разряды 14 и 15 команды равны "Оф. После выполнения последней ксманды цепочки (разряд 14 равен "1", разряд 15 - ".Он) содержимое источника 5 увеличивается на "1" и на выход коммутатора 4 поступает сигнал от второго источника сигнала.Затем выбираются следукщие цепочки команд. По окончании последней цепочки (разряды 14 и 15 равны "1") цикл операций устройства, относящийся к первой итерации моделирования объекта, в такте с заканчивается. Счетчик 5 сбрасывается в исходное состояние.Если в процессе итерации оказалось, что хотя бы один из выходов интегральных схем изменил свое состояние по сравнению с состоянием в предыдущей итерации (т. е. произошло несравнение текущего состояния выхода с предыдущим состоянием, указанным в дополнительном разряде 15 команды, соответ-, ствукщей даннсиу выходу), блок 8 управления начинает. новый цикл работы, соответствующий следукщей итерации. Если же ни один выход ни одной интегральнои схеж не изменился (что означает, что.процесс установления нового состояния модели в тактезавершился), то блок управления формирует сигнал на выходе 11, свидетельствующий об окончании моделирования в такте с, и останавливает работу до получения нового сигнала начала тактас + 1 на входе 10.Устроиствоработает аналогично во всех тактах.1. Отличие только в цикле первой итерации тактав 1 состоит в том что блок 8 управления принудительно формирует сигнал не- сравнения для всех выходов интегральных схем, что позволяет сформировать 5 в разрядах 15 первых команд всех цепочек значения, соответствующие исходному состоянию модели,Таким образом, благодаря. введению новых злементов и связей уменьшается 10 объем блока памяти и .увеличивается быстродействие устройства.Формула изобретения 151. Устройство для моделирования цифровых объектов, содержащее блок переменной моделирукщей структуры, выходы которого соединены с информационными выходами устройства и с первой группой входов коммутатора, вто-. рая группа входов которого является информационным входом устройства, и блок памяти, вход и выход которого подключены соответственно к первому выходу и первому входу блока управления, второй и третий выходЫ которого соединены соответственно с информационныи и управлявцим входами блока переключения, выходы которого подключены к входам регистра, выходы которого соединены с входами блока переменной моделирувцей структуры, четвертый и пятый выходы блока управления подключены соответственно к уп равлявцему входу регистра и к управляющему выходу устройства, третий вход блока управления соединен с управлявцим,входом устройства, о т - л и ч а ю щ е е с я тем, что, с це О Лью сокращения объема памяти и повышения быстродействия, в него введен счетчик, вход и выход которого соединены с шестым выходом блока управления, и с управляющим входом коммутатора, соответственно, седьмой выходблока управления подключен к адресному входу блока памяти,2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок управления содержит два триггера, схемусравнения, генератор импульсов, счетчик адреса и регистр команд, первыйвход и первый выхсд которого подключены соответственно к первому входу и первому выходу блока управления,второй вход и второй выход регистракоманд соединены соответственно спервым выходом и с первым входом генератора импульсов, второй выход которого подключен к входу счетчика адреса, второй вход блока управлениясоединен с входом первого триггера,вход которого подключен к первомувходу схемы сравнения к второМУ выходу блока управления и к третьемувходу регистра команд, третий выходкоторого соединен с вторым входомсхемы сравнения; выход которой подключен к входу второго триггера,выход которого соединен с вторым входом генератора импульсов, третий, четвертый, пятый выходы и третий входкоторого подключены соответственнок третьему, четвертому, пятому выходу и третьему входу блока управления,четвертый выход регистра команд соединен с шестым выходом блока управле-,ния,.выход счетчика адреса подключенк седьмому выходу блока управления.источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 454547, кл. 6 06 Г 7/00, 1975.2, Авторское свидетельство СССРФ 610114, кл. 6 06 Г 15/20, 1976832558 и тавитель А Яицкоред Н. Майорош рректор В. Синицкая Тираж 745 ВНИИПИ Государственн по делам изобретен 13035, Москва, Ж, Р20/ ПП "Патент", г. ужгород ул ектна лиа актор М. Ликович о ком и от шская