Ячейка однородной вычислительнойструктуры

Сфез Сфветсник Соцнаектическик РасвублнкОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 1 ц 805300(22) Заявлено 040578 (21.) 2608936/18-24с присоединением заявки йо(5 Цм, кд. 0 06 Г 7/00 Государствеяяый комятет СССР яо яелам язобретеяяй я открытяй(71) Заявитель Институт электродинамики АН Украинской ССР(54) ЯЧЕЙКА ОДНОРОДНОЙ ВЫЧИСЛИТЕЛЬНОЙСТРУКТУРЬ Изобретение относится к электронному моделированию и может быть применено для построения специализированных вычислительных машин, решающих задачи на графах,Известно устройство для.расчетаи оптимизации сетевых графиков, содержащее поляризованные реле, шаговыйискатель, схему сравнения, блок контроля нуля 11.Вычислительный процесс в такомустройстве имеет аналоговый характер.Наиболее близким техническим решением к изобретению является ячейка однородной вычислительной структуры, содержащая элементы И и ИЛИ,инверторы, счетчик, триггеры 121 .МЬдель ветви в известном устройстве для моделирования экстремальных путей на графе моделирует однуориентированную, взвешенную дугук графе. Но так как больший классзадзч сетевого анализа, связи, вариационного исчисления и т.д. требует анализа асимметричных неориентированных графов, то при применении подобных устройств каждой дугеграфа требуется поставить в соответ-.ствие две модели ветви, моделирующиефункциональные веса дуги в двух противоположных направлениях, что приводит к увеличению количества оборудования и количества коммутационныхсоединений на наборном поле, А этозначит, что увеличиваются габаритывычислительной машины и наборногокоммутационного поля, усложняетсяподготовка и .увеличивается время подготовки задачи к решению,Цель изобретения вупрощение ячейки вычислительной структуры.Указанная цель достигается тем,что в ячейку однородной вычислительной структуры, содержащую запоминаю 15 щий триггер, единичный выход которого подключен к первому входу первогоэлемента И, выход второго элемента Исоединен со входом первого счетчикаимпульсов, выход которого подключен20 к первому входу третьего элемента И,четвертый и пятый элементы И, первыйэлемент ИЛИ, первый функциональныйпреобразователь, первый ключевой элемент, триггер и инверторы, введе 25 ны второй и третий счетчики импульсов, второй функциональный преобразователь, второй ключевой элемент, элемент задержки и элементы ИЛИ, выходвторого элемента ИЛИ через элементЗО задержки подключен к первому входучетвертого элемента И, выход которого соединен с единичным входом триггера, единичный выход которого подключен к первому входу второго элемента И, второй вход которого является тактовым входом ячейки, выход второго элемента И подключен к первому входу второго и входу третьего счетчиков импульсов, выход второго счетчика импульсов соединен с нулевым входом треггера, выход третьего счет О чика импульсов подключен и первому входу пятого элемента И, выходы третьего и пятого элементов Й соединены со входами первого элемента ИЛИ, выход которого подключен к единичному входу запоминающего триггера, нулевой вход которого подключен к шине сброса в нулевое состояние, нулевой выход запоминающего триггера соединен со вторым входом четвертого эле- . мента И и со входами первого и вто рого инверторов, выходы первого и второго инвертсров через первый и второй функциональные преобразователи подключены ко входам третьего и четвертого инверторов соответственно, выходы которых подключены ко входам третьего элемента ИЛИ и ко вторым входам третьего и пятого элементов И, выход третьего элемента ИЛИ соединен с третьим входом четвертого эле- ЗО мента И и со вторым входом первого элемента И соответственно, выход которого через ключевые элементы подключен ко входу третьего и четвертого инверторов и ко входам второго элемента ИЛИ соответственно.На чертеже приведена блок-скема ячейки.Схема содержит запоминающий триггер 1, первый 2, третий 3 второй 4 и,четвертый 5 инверторы, третий эле О мент И б, первый элемент И 7, пятый элемент И Ь, четвертый элемент И 9, первый элемент ИЛИ 10, второй элемент ИЛИ 11, третий элемент ИЛИ 12, функциональные поеобразователи 13 и 14, ключевые элементы 15 и 16, элемент 17 задержки, третий счетчик 18 импульсов, первый 19 и второй 20 счетчики импульсов, второй элемент И 21, триггер 22, счетчики 19 и 20, элемент И 21 и триггер 22 образуют управляемый счетчик 23 импульсов.Функциональные преобразователи 13 и 14 имеют вентильную характеристику и предназначены для разделения входных сигналов, поступающих на коммутационные шины 24 и 25, от выходных сигналов, выдаваемых на эти полюса запоминающим триггером 1. В качестве функциональных преобразователей 13 и 14 могут быть взяты полупровод- ео никовые диоды, а ключевыми элементами 15 и 16 могут служить транзисторы, подключенные своими коллекторами соответственно к внешним коммутационным шинам 24 и 25. Элементом 17 за держки может быть простая резисторноемкостная цепь.В исходном состоянии ячейки однородной вычислительной структуры всчетчике 19 импульсов управляемогосчетчика 23 импульсов и счетчике 18импульсов записаны величины весов вдвух направлениях для дуги сети, которую этот элемент моделирует, Запоминающий триггер 1, триггер 22 исчетчик 20 импульсов в управляемомсчетчике 23 импульсов установлены висходное нулевое состояние. На шины26 и 27 извне подаются потенциалынулевого логического уровня,Один из входов элемента И 21 подключен к шине тактового генератора28. На выходе элемента И 7, входахключевых элементов 15 и 16 и индикационной шине 29 присутствуют сигналы нулевого логического уровня. Таккак запоминающий триггер 1 находитсяв нулевом состоянии, то на выходахинверторов 2 и 4 присутствует сигналлогического нуля, На внешних коммутационных шинах 24 и 25 тоже будетсигнал логического нулевого уровня,При подаче запускающего рабочегосигнала единичного логического уровня на коммутационную шину 24 срабатывает элемент ИЛИ 11, и сигнал логической единицы через элемент 17задержки поступает на вход элемента И 9, Надвух остальных входахэлемента И 9 в этот момент присутствуют сигналы логической единицы.Сигналом того же характера с выходаэлемента И 9 устанавливается в единичное состояние триггер 22 управляемого счетчика 23 импульсов. Триггер 22 выдает разрешение на прохождение сигналов тактового генераторачерез элемент И 21 на входы трехсчетчиков 18-20 импульсов одновременно. Выход элемента И 21 являетсяФункциональным входом управляемогосчетчика 23 импульсов для счетчиков18-20 импульсов, Счетчик 20 импульсов идентичен счетчикам 19 и 18 импульсов и предназначен для автоматической регенерации записанной в нихисходной информации после каждогозапуска триггера 22.Импульсами с выхода элемента И 21формируются Функциональные задержкив обоих задающих счетчиках 18 и 19импульсов, но на единичный вход запоминающего триггера 1 подается сигнал с выхода только счетчика 18 импульсов, так как инвертор 5 выдаетразрешение на вход элемента И 8, аинвертор 3 запрещает срабатываниеэлемента И б. После конца Формирования Функционального веса ветви графа в одном направлении сигналом логической единицы с выхода счетчика18 импульсов запоминающий триггер 1устанавливается в единичное состояние, и сигналы логической единицы свыходов инверторов 2 и 4 через функциональные преобразователи 13 и 14подаются на обе коммутационные шины24 и 25, которыми элементы однородной вычислительной структуры соединяются между собой в вычислительнуюструктуру. Сигналы логической единицы, появившиеся на коммутационных шинах 24 и 25, являются запускающимисигналами для других, еще не запущенных элементов однородной вычислительной структуры. Этот режим работы элемента однородной вычислительнойструктуры соответствует формированиювеса дуги в одном направлении.Аналогичным образом сработает элемент однородной вычислительной структуры, если запускающий сигнал единичного логического уровня придет накоммутационную шину 25. Только в этомслучае инвертор 5 запрещает срабатывание элемента И 8, а инвертор 3 выдает разрешающий сигнал на вход элемента И 6, и запоминающий триггер 1устанавливается в единичное состояние сигналомс выхода счетчика 19 импульсов. Элемент однорспной вычислительной структуры произведет. Форми- рование веса дуги в другом направлении. Таким образом, элемент однородной вычислительной структуры являетсясимметричным по отношению к обеимкоммутационным шинам 24 и 25 и егозапуск производится тем сигналом логической единицы, который придетраньше на любую из этих коммутационных шин 24 и 25,Согласно специфики поиска экстремальных путей в неориентированныхграфах, если сигналы логической единицы придут на обе коммутационныешины 24 и 25 одновременно, запусктриггера 22 в управляемом счетчике 23импульсов не должен произойти, таккак в этом случае на выходе элемента ИЛИ 12 будет сигнал логическогонуля, который запрещает срабатываниеэлемента И 9, В том случае, еслисигнал логической единицы придет сначала на одну из коммутационных шин24 или 25, а потом сигнал того жехарактера поступит и на вторую изкоммутационных шин 25 или 24, но соответствующие счетчики 18 или 19 импульсов еще не окончили формированиесвоих функциональных весов, то установд в единичное состояние запоминающего триггера 1 блокируется сигналами логического нуля с выходовинверторов 3 и 4, После переполнениясчетчика 20 импульсов на его выходепоявляется сигнал логической единицы,кб 7 ерый сбросит триггер 22 управля.емого счетчика 23 импульсов обратнов нулевое состояние. Таким образом,происходит автоматическое "защелкивание" управляемого счетчика 23 импульсов, При этом автоматически производится восстановление исходной информации, записанной в счетчиках 19и 18 импульсов, после каждого запуска триггера 22 управляемого счетчика 23 импульсов. Кроме режима формирования функциональных весов, элемент однороднойвычислительной структуры работаеттакже в режиме индикации. Режим индикации производится сигналом нулевого логического уровня всегда после 0 режима Формирования функциональныхвесов. В исходном состоянии элемента однородной вычислительной структуры при режиме индикации на обеихкоммутационных шинах 24 и 25 присут ствуют сигналы единичного логического уровня. Эти сигналы подаются навнешние коммутационные шины 24 и 25,которые соединяются в узлы согласнотопологии задачи, запоминающими триг герами тех элементов однородной вычислительной структуры, которые входят в найденное дереве экстремальных путей. Перед началом режима индикации на шину 26 необходимо податье д 5 сигнал единичного логического уровня.В режиме индикации при подачесигнала нулевого логического уровняна одну из коммутационных шин 24или 25 ячейки однородной вычислительной среды, запоминающий триггер 1которого находится в единичном состоянии, происходит передача этогосигнала логического нуля соответственно на его другие коммутационныешины 25 или 24. При поступлении сигнала логического нуля на коммутационную шину 24 на выходе инвертора 3 появится сигнал логической единицы,который через элемент ИЛИ 12 подаетсяна вход элемента И 7. На остальных 40 входах элемента И 7 в это время при-;сутствуют сигналы логической единицы.Сигнал логической единицы с выходаэлемента И 7 подается на индикационную шину 29 и входы ключевых элементов 15 и 16. Сигнал единичного логического уровня на второй коммутационной шине 25 через открытый ключевойэлемент 16 понижается до нулевогологического уровня. Если же сигнал 50 нулевого логического уровня поступитна коммутационную шину 25, то аналогично описанному сработают инвертор5, элемент ИЛИ 12, элемент И 7 и через ключевой элемент 15 передаетсясигналнулевого логического уровняна коммутационную шину 24. Таким образом, ячейка однородной вычислительной структуры обеспечивает передачув режиме индикации сигнала нулевогологического уровня с одной коммута ционной шины ва другую, если запоминающий триггер 1 этого элемента находится в единичном состоянии. Сигнал логической единицы с индикационной шины 29 может подаваться для ви зуализации на индикационный элемент.В результате применения ячейкиоднородной вычислительной структурыуменьшается на 40% общее количествооборудования и стоимость вычислительного устройства, уменьшается в двараза число коммутационных соединений,размер коммутационной панели, что дает сокращение времени подготовки задачи к решению почти в два раза иувеличение на 15 надежности всей вычислительной структуры при меньших еегабаритах,Формула изобретенияЯчейка однородной вычислительной 15 структуры, содержащая запоминающий триггер, единичный выход которого подключен к первому входу первого элемента И, выход второго элемента И соединен со входом первого счетчика 2 О. импульсов, выход которого подключен к первому входу третьего элемента И, четвертый и пятый элементы И, первый элемент ИЛИ, первый функциональный преобразователь, первыйключевой элемент, триггер и инверторы, о т л и ч а ю щ а я с я тем, что, с целью упрощения ячейки вычислительной структуры, она содержит второй и третий счетчики импульсов, второй функциональный преобразователь, вто 30 рой ключевой элемент, элемент задержки и элементы ИЛИ, выход второго элемента ИЛИ через элемент задержки подключен к первому входу четвертого элемента И, выход которого соединенЗ 5 с единичным входом триггера, единичный выход которого подключен к первому входу второго элемента И, второй вход которого является тактовым входом ячейки, выход второго элемента Иподключен к первому входу второгои входу третьего счетчиков импульсов,выход второго счетчика импульсов подключен к первому входу элемента И,выход второго счетчика импульсов соединен с нулевым входом триггера, выход третьего счетчика импульсов подключен к первому входу пятого элемента И, выходы третьего и пятого элементов И соединены со входами перво"оэлемента ИЛИ, выход которого подключен к единичному входу запоминающеготриггера, нулевой вход которого подключен к шине сброса в нулевое состояние, нулевой выход запоминающеготриггера соединен со вторым входомчетвертого элемента И и со входамипервого и второго инверторов, выходыпервого и второго инверторов черезпервый и второй функциональные преобразователи подключены ко входамтретьего и четвертого инверторов соответственно, выходы которых подключены ко входам третьего элемента ИЛИи ко вторым входам третьего и пятого элементов И, выход третьего элемента ИЛИ соединен с третьим входомчетвертого элемента И и со вторымвходом первого элемента И соответственно, выход которого через ключевыеэлементы подключен ко входу третьегои четвертого инверторов и ко входамвторого элемента ИЛИ соответственно,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 220643, кл. С 06 С 7/122, 1967.2. Авторское свидетельство СССР9 305484, кл. С 06 С 7/122, 1969,По нного комите ений и открыт Раушская нисное СССР йу Д е