Цифровое устройство для реше-ния систем алгебраических урав нений

х нче.";",3яе викк МЙЛ Сефз СоветскихСоциалистическихРеспублик ПИСАНИЕ ЗОБРЕТЕНИЯ 11798863 ВТОРСКОМУ СВИ ЕТВЗЬСТВУ Дополнительное к авт. сеид-вуЗаявлено 21. 62. 79 (21) 2753317/18-24соединением заявки йо -Приоритет 51)м, кл,з 6 Об Г 15/324 сударствеиный коми СССР о делам изобретени и открытийпубликовано 23,01,81. Бюллетень Йоата опубликования описания 23018 3) УДК 681.3(54) ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ РЕЧЕНИЯ СИСТЕМ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ Институт электродинамики Изобретение относится к вычислительной технике и может быть использовано как автономно, так и в составе цифровых и аналого-цифровых вычислительных комплексов.Известно цифровое устройство для решения систем алгебраических уравнений, содержащее блок формирования коэффициентов, сумматоры, регистры, цифровые интеграторы, блок уравнове- шивания. В них вычислительный процесс реализован на основе инкрементных модификаций методов минимизации 1.Недостатком известного устройства является низкая надежность и технологичность.Наиболее близким по технической сущности к предлагаемому является циФровое устройство для решения систем алгебраических уравнений, которое содержит блоки уравновешивания и синхронизации.В блоках Формирования коэффициенттов происходит умножение кодов коэфФициентов на захи приращений переменных. Результаты умножения построчно алгебраически суммируются в накапливающих сумматорах и регистрах и образуют. вектор невязок. Алгоритм минимизации реализуется блоком уравнавешивания, на выходе которого формируются приращения вектора переменных, Полное значение вектора переменных накапливается в цифровых интеграторах. Вычислительный процесс заканчивается, когда все величины невязок становятся равными нулю 2.Недостатком этого устройства является ориентация их структур на применение интегральных схем малой и средней степени интеграции, что определяет более низкую надежность и технологичность таких устройств, в частности степень однородности используемого оборудования, по сравнению с устройствами, структуры которых ориентированы на применение больших интегральных схем.Кроме этого, в схеме устройства не предусмотрены какие-либо блоки для удобного сопряжения с такими же и другими вычислительными и периферийными устройствами, в .частности с цифровыми или , цифроаналоговыми, вычислительными комплексами, и использования в качестве аппаратурно реализованной подпрограммы, что существенно ограничивает ее Функциональные возможности20 25 Цель изобретения - повышение надежности устройства.Поставленная цель достигаетсятем, что устройство для решения систем алгебраических уравнений, содержащее блок уравновешивания и блоксинхронизации, введены блок вводавывода, блок индикацИи и (в+2) вычислительных блока, каждый иэ которыхсодержит арифметико-логический узел,группу регистров и формирователь адресов, причем первый, второй и третий выходы блока ввода-вывода соединены соответственно со входами блокаиндикации, блока синхронизации и пер.вым входом ариФметико-логического узла первого вычислительного блока,ариФметико-логические узлы всех вычислительных блоков соединены междусобой последовательно,.выход арифметйко-логического узла (в+2)-го вычислительного блока соединен со входом блока ввода-вывода, выход блокасинхронизации соединен с входом блока уравновешивания, группа входовкоторого подключена к выходам регистров группы всех вычислительных блоков, а группа выходов соединена свходами формирователей адресов всехвычислительных блоков, а в каждомвычислительном блоке выход Формиро"вателя адресов соединен с вторымвходом арифметико-логического узлаи входами регистров группы, входывыходы которых соединеныс выходамивходами арифметико-логического узла.На фиг.1 представлена блок-схемаустройства;Устройство содержит блок вводавывода 1, блок индикации 2, блоксинхронизации 3, в+2 вычислительныхблока 4, в каждый из которых входятарифметико-логический узел 5, группарегистров б и Формирователь 7 адресов, а также блок 8 уравновешивания.Устройство работает следующим образом,Система линейных алгебраическихуравнений АХ = В,где А - матрица коэФфициентов эВ - вектор правых частей Ь,Х - вектор переменных х1 = 1. 2,а;=1, 2 и,а - число уравнений (строк А),и - число переменных (столбцовА),решается итерационно модифицированным методом минимизации.Перед началом решения посредствомблока ввода-вывода 1 в регистры б(1-в)-х вычислительных блоков 4 построчно вводятся в дополнительномкоде коэффициенты э; и правые частиЬ, в регистры 6 (а+1) и (в+2)-гоблоков 4 вводятся соответственно начальные значения векторов,ц и Х,где а = А 519 и (АХ-В), А - грансцонированная матрица, и постоянная ве" 30 35 40 45 50 55 е 0 65 личина Ь - шаг поиска, а в блок синхронизации 3 заносится код числа,ограничивающего число итераций.Вычислительный процесс осуществляется следующим образом.В 1-а-х вычислительных блоках 4параллельно и независимо построчнорассчитывается вектор невязокЕ=АХ-Впо программе, одинаковой для всехстрок и составленной из команд, нетребующих для их выполнения информации с входных машин,На первом такте коэффициенты аиз регистров б передаются в арифметико-логические узлы 5 своих 1-хблоков 4, где происходит их умножение на переменную Х" . Результаталгебраически суммируется с величиной Ь, т,е. Е = а, Х - Ь, ис, кзаносится в регистры б. На втором такте коэФфициенты а 2 передаются в узлы 5 своих блоков 4 и умножаютсяна переменную Х 2. Затем в узлах 5сформируются величины Ег= Е 1.1+ а 2 Хги заносятся в регистры б. На остальных и-х тактах вычисления аналогичны. После выполнения программы расчета Е в тех же 1-а-х вычислителькных блоках 4 с использованием (в+1)-го блока 4 начинается выполнение программы расчета вектора,бк. Программа за и тактов Формирует вектор Фк= А 5 и Е . На первом такте на Формирователи (1+в)-х блоковз 4 из блока 8 уравновешивания выдается одинаковая команда, предполагающая одновременное извлечение из регистров б коэфФициента а со знаком, соответствующим его умножению на знак невязки Е , его суммированиекв арифметико-логическом узле 5 с величиной на входе этого узла и выдачу результата на выход узлов 5 и 4. В результате последовательного соединения комбинационных схем арифметика-логических узлов 5 в вычислительных блоках 4 на выходе е-го блока 4 по истечении времени окончания переходных процессов в (1-а)-х узлах формируется величинаХ(ф Х 1 сЬэ 1 р,фс 1 Остальные икомпоненты вектора,о определяются аналогично. Только на каж 31 ом такте вычисления в коде команды, выдаваемой в формирователи 7, изменяется адрес регистра в группе регистров б, равныйсСформированные величины ,О ,О" ок заносятся и хранятся в2регистрах б (а+1)-го вычислительногс блока. Одновременно с выполнением программы расчета вектора,О" рассчитывается вектор Х, .На первом такте по знаку величины,б в в+2-м вычислительном волоке 4 в АЛУ рассчитывается величина Хл = Х - Ьэ 1 у 1 ди заносится в регискм, кктры б. На остальных итактах по знакам соответствующих компонентов вектора,О рассчитываются остальные компоненты вектора Х "+"После определения вектора Х вК+1 блоке 8 уравновешивания проверяют условия окончания итерационного вычислительного процесса по эаданномй числу итераций или зацикливанию процесса поиска вблизи точки искомогорешения. При невыполнении этих условий итерационный процесс продолжается и повторяется вычислительный процесс.При вводе и выводе информации в какой-либо -й вычислительный блок 4 в формирователи 7 всех остальных вычислительных блоков 4 выдается команда, по которой информация с входа блока 4 проходит без изменений на его выход.На Формирователь 7 -го блока 4 поступает команда ввода-вывода, обеспечивающая запись информации с входа блока 4 в регистры 6 или считывание информации из регистров б на выход блока 4. Выводимая информация по цепочке последовательно соединенных АЛУ 5 поступает на блок 1 и через него на блок 2 индикации. Управление вводом и Выводом информации, а также решением задачи осуществляется блоком 8 уравновешивания по сигналам с блоков ввода-вывода 1 и синхронизации 3Блок ввода-вывода представляет собой интерфейс ввода-вывода, состоящий из подканалов ручного и автоматического ввода-вывода информации, и необходим для ввода исходной ин-, формации и команд, а также для организации обмена информацией и командами при неавтономном (системном) использовании предлагаемого устройства. пример внполнения блока ввода- вывода приведен и- "пг.2. Он содержит клавиатуру 9, преобразователь 10 десятичного кода в двоичный, мультиплексоры 11 и 12, узел управления 13, генератор 14 синхроимпульсов, входной регистр 15, память 16, узел 17 регистров, выходной регистр 18, коммутатор 19 и преобразователь 20 двоичного года в двоично-десятичный.Блок ввода-вывода работает следующим образом.Шины 21-25 составляют внешний интерфейс для связи с каналом вводавывода. Прямая информационная.шина 21, обратная - 25, адресная шина 22, шины управления 23 и 24По шине 26 информация с блока ввод- вывода поступает на информационную шину первого вычислительного блока. Шина 27 используется для передачи синхроимпульсов с генератора 14 и управляющего слова из регистров 17 в блок синхронизации и далее не блок уравновешйвания. По шине 28 информация с выходной шины в+2-го вычислительного блока поступает на выходнойрегистр 18. Шины 26-29 образуют внутренний интерфейс устройства.При ручном вводе посредством кла"виатуры 9 набирается вводимое число,выдается сигнал переключения мультиплексоров 11 и 12 на ручной подканаЛввода, в регистрах 17 через мультиплексор 12 и память 16 вводится адресная информация. Вводимое число склавиатуры 9 через преобразователь10, блоки 11, 15 поступают на вход 6.При автоматическом вводе мультиплексоры 11,12 переключаются на шины 21,22. Информация с шины 21 через мультиплексор 11 и входной регистр 1515 поступает на шину 26. Адресная информация с шины 22 под управлением узла13 и генератора 14 синхроимпульсовпобайтно заносится через мультиплексор 12 и память 16 в узел 17 регист 20 ров. Сформированное управляющее слово передается в шину 21.Ручной и автоматический выводинформации осуществляется аналогичновводу с той лишь разницей, что мульт типлексор 11 блокируется для прохождения информации и с узла 13 управления на коммутатор 19 поступает сигналразрешения выдачи информации с выходного регистра 18 на шину 8. Черезпреобразователь 20 код с выходногорегистра 18 выдается на блок индикации,Блок уравновешивания представляетсобой управляющий автомат для задания порядка выполнения всех подпрограмм вычислительными блоками. Онсостоит из в+2-х микроавтоматов,схема одного из которых показана наФиг,3, Каждый вычислительный блокуправляется своим микроавтоматом.40 Такой микроавтомат состоит из узлалогических условий:(УЛУ) 30, элемента И 31, памяти 32, дешифратора 33,счетчика 34, элемента ИЛИ 35, коммутатора 36, 37, схемы 38 сравне 45 ния и элемента И 39.Применение в+2-х последовательносоединенных однотипных вычислительных блоков повышает надежность истепень однородности применяемойаппаратуры в устройстве и делаетвозможным его реализацию на большихинтегральных схемах.Применение блока ввода-вывода позволяетиспользовать устройство какв автономном режиме, так и в качест 55 ве специализированного процессора всоставе цифровых и,цифроаналоговыххвычислительных комплексов. Этот блокпозволяет для решения задач большойразмерности создать однородную,блочно наращиваемую структуру из предлагаемых устройств.формула изобретения ЦиФровое устройство для решения системалгебраических уравнений, со"держащее блок уравновешивания и блок синхронизации, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности, в него введены блок взвода-вывода, блок индикации и(в+2) вычислительных блока, каждыйиэ которых, содержит арифметико-логический узел, группу регистров и формирователь адресов, причем первый, второй и третий выходы блока ввода- вывода соединены соответственно со входами блока индикации, блока синхронизации и первым входом арифметико-логического узла первого вычислительного блока, арифметико-логические узлы всех вычислительных блоков соединены между собой последовательно, выход арифметико-логического узла (в+2)-го вычислительного блока соединен со входом блока ввода-вывода, выход блока синхройизации соединен с входом блока уравновешиваний,группа входов которого подключейа: квыходам регистров группы всех вычислительных блоков, а группа выходовсоединена с входами Формирователейадресов всех вычислительных блоков,а в каждом вычислительном блоке выходформирователя адреса соединен с вторым входом арифметико-логическогоузла и входами регистров группы, вхо-,ды-выходы которых соединены с выходами-входами арифметико-логическогоузла. источники инФормации,принятые во внимание при экспертизе 15 1. Авторское свидетельство СССР Р 559241, кл.С 06 Г 15/32, 1977. 2, Авторское свидетельство СССР Р 529468, кл,6 06 Г 15/32, 1976.Кугрыше еда ПодпР Филиал ППП фпатентф, г.ужгород, ул.Проектная аэ 10057/68 . ВНИИПИ Го по де 113035, Мос