Устройство для возведения в степень

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ИТЕЛЬСТВУ Союз Советских Социалистических Республик(51)М, Кл,2 С 06 г 7/38 Государственный комитет СССР по делам изобретений и открытий(72) Авторыизобретения Киевский ордена Ленина политехнический институтим. 50-летия Великой Октябрьской социалистическойреволюции(54) УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В СТЕПЕНЬ Изобретение относится к области вычислительной техники и может быть применено в цифровых вычислительных машинах и специализированных устройствах, работающих в реальном масштабе времени, для вычисления функций вида У = Хз(1 = 2,3,4 п) .Известны устройСтва для вычисле- ния функций У = Х1), 2) и 3).Эти устройства представляют собой ЦВМ, содержащие три регистра и сумматор, а вычисление каждого значения (1 = 2,3,4 п) осуществляется в таких устройствах путем реализации программы 1-1-кратного умножения 15 операнда Х на себя. При вычислении функций У = Х с помощью известных устройств необходимо многократное выполнение операции умножения, дополнительное время на модификацию ко манд и обращение к запоминающему устройству, что обуславливает низкое быстродействие известных устройств.Известно устройство для возведения в степень, содержащее регистр операнда Х, выходы которого соединены со входами блоков логических элементов, содержащих элементы И, выходы всех блоков логических элементов, кроме первого, подключены ко входам 30 сумматоров, связанных с соответствующими регистрами промежуточных результатов, в каждом из которых выходмладшего разряда подключен ко вхойуследующего блока логических элементов, причем выходы первого блока логических элементов соединены со входами вспомогательного регистра, младший разряд которого подведен ко входу второго блока логических элементов,а выход младшего разряда последнегорегистра промежуточного результатасвязан со входом регистра окончательного результата и, кроме того,выходблока управления подключен ко входамвсех блоков логических элементов ик цепям сдвига всех регистров, кромерегистра операнда Х 4),Это устройство обладает более высоким быстродействием по сравнениюс вышеуказанными, так как при вычислении функций у = Хздесь не требуется многократного умножения операнда Х и многократного обращения к запоминающему устройству.Однако известное устройство обладает низким быстродействием, особенно для случая, когда числа на входеи выходе устройства представленыпоследовательными кодами. Действитель"(О 15 20 25 ЗО ВВОА 1 . ВЫЧ 4 ВЫМ где ТВз,д= Т= дТ - время вводаоперанда вывода результатов;с - раэрядность операнда и результатов;Тп - период поступления на входустройства очередных разрядовоперанда и выдачи на выходе очередных разрядов результатов (вобщем случае Т определяетсявнешними по отношению к устройству факторами, например, пропускной сцособностью канала связи, быстродействием внешних источников и потребителей информации и т п).В известном устройстве в резуль-тате выполнения однбго цикла вычисления длительностью п- +в(где , -время суммирования, т- время сдвига в регистрах) вычисляются очередныемладшие цифры всех функций У 1 = Х (1 = 1,2,3 п), причем разрядностьУ равна 1 с, следовательно Тэ,== пЧ,(п +д)2 = 2 Т + пс(пТ+).Цель изобретения - повйшение быстродействи я устройства для вычислени я функций у = Х , .Поставленная цель достигается тем,что устройство для возведения в степень, содержащее регистр операнда, регистры промежуточных и окончательных результатов, сумматор, блок управления, причем входы регистров .промежуточных результатов подключены к выходам сумматора, первая группа входов которого подключена к выходам регистров промежуточных результатов, первый выход блока управления подключен к управляющим входамсдвига регистров окончательных и промежуточных результатов, содержитсчетчик, сдвигатель, распределитель сигналов, кодопреобраэователь и триггеры цифр результата, причем выходы Устройство содержит с+1 регистров1 окончательных результатов и с+2регистров 2 промежуточных результатов. Конструктивно эти регистры могут быть выполнены, например, какдинамические последовательные (и+1) -разрядные регйстры, либо как линии 40 задержки емкостью (и+1) бит, гдеи - максимальное значение показателястепени, и, - разрядность Х и У.Устройство также содержит сдвигатель 3, реверсивный счетчик 4, регистр операнда Х 5 (для случая, когда Х представлен избыточным кодомс цифрами 1,0,1, регистр 5 обладаеттакже свойствами многовходового реверсивного счетчика), содержащие пос+1 разрядов каждый, и (с+4) -разрядный трехвходовой комбинационный сумматор 6, Выход каждого )с-го регистра 1 с=1,2с+1) соединен совходом )с-го разряда сдвигателя 3 и)с-ый разряд которого связан со входом )с-го регистра 1 (первыми считают старшие регистры и разряды). Выходы каждого )с-.го разряда сдвигателя3 и )с-го разряда регистра 5 подклю чены ко входам соответственно с+2)- го и с+3) -го разрядов сумматора 6Выход каждого Е-го (С=1,2,3,..,с+2)регистра 2 подведен ко входу с+1-горазряда сумматора 6, выход +2 Г-го 65 разряда которого подведен ко входу но, поскольку известное устройствоне позволяет совмещать во временипроцессы поразрядного ввода операндавычисления и поразрядной выдачи результатов, то для целого ряда случаев, когда операнд и результаты могутпоступать на вход устройства и выдаваться на выходе только поразрядно, .начиная со старших разрядов (например, когда имеются ограничения напропускную способность каналов связи, ограничение на количество внешних выводов при выполнении устройства в виде большой интегральной Схе-"мы, для случая, когда операнд формируется поразряднО на внешнем устройстве, например на цифровом измерительном приборе с поразрядныМ уравновешиванием и т.п.) времяполученйярезультата для известного устройстваопределяется по формуле сЧетчика подключены ко входам регистров окончательных результатов, выходы которых подключены ко входам счетчика, а также ко входам сдвигателя, вторая группа входов сумматора подключена к выходам регистра операнда, а третья группа входов - к выходам сдвигателя, выходы прямых и инверсных значений трех старших разрядов сумматора подключены ко входам кодопреобразователя первый и второй выходы которого соединены со входами соответственно первого и второго триггеров цифр результата, другие входы которых подключены к первому выходу блока УПравления, входы которого соединены с выходами триггеров цифр результата, а также с управляющими входами счетчика и регистра операнда, выходы распределителя сигналов подключены ко входам младших разрядов регистра операнда и к управляющим входам сдвигателя, входные шины устройства подключены к управляющим входам сдвигателя и регистра операнда, второй выход блока управления соединен с управляющими входами регистра операнда и распределителя сигналов, остальные 2 п выходов блока управпения подключены к выходным шинам устройства.На фиг. 1 изображена структурная схема устройства; на фиг. 2 - пример выполнения и подключения кодопреобраэователя.1-го регистра 2. Кроме того, выходпервого регистра 2 соединен со входом первого разряда сумматора б, выход первого разряда сдвигателя 3связан со входами первогои второгоразрядов сумматора, а выход первого 5разряда регистра 5 подключен ко входам первых трех разрядов сумматора б.Прямые и инверсные выходы трех первых разрядов сумматора.б подключеныко входам кодопреобразователя 7, содержащего элемента 8 И и 9 ИЛИ, связанные между собой в соответствии ссистемой переключательных функций(фиг.2) .15Еа = а 1 аЪ ч аатгде индексы соответствуют номерамразрядов сумматора и номерам выходовкодопреобраэователя 7, соединенныхсо входами триггеров цифры результата 10 и 10 т, выходы которых подведены к управляющим входам счетчика4, регистра 5 и ко входам блокауправления 11. Выходы с-разрядногораспределителя 12 сигналов, которыйможет быть выполнен как сдвиговый 25регистр или счетчик с дешифратором,.подключены ко входам младших разря-дов регистра 5 и управляющим входамсдвигателя 3, К управляющим входамсдвигателя 3 и регистра 5 подведены 3(1также входные шины устройства 13.( и13 т. Кроме того, первый выход блока11 управления соединен с цепями приема кода на триггеры 10 и с цепямисдвига регистров 1 и 2 (если регистры 1 и 2 выполняются как линии задержки, то в этом случае, последняя связь.в устройстве отсутствует) ., Второйвыход блока управления 11 связан суправляющими входами регистра 5 и 40распределителя 12 сигналов, к остальным выходам блока 11 управления подключены пары выходных шин устройства 14,4 сК началу вычислений (цепи установки исходного состояния на чертеже не показаны) на выходе крайнего правого регистра 1 находится единица, в остальных разрядах регистров 1 и 2 и триггерах 10 устройства записаны нули.В каждом 3-ом цикле работы устройства (3=1,2,3 Ч+2 п) на входные шины устройства 13 в избыточном двоичном коде с цифрами 1,0,Т поступает очередная цифра аргумента Х, имеющая вес 2 Я ,где Я - количество двоичных разрядов, после которых фиксируется запятая (Плюс единице соответствует наличие сигнала на ши не 13(, минус единице - на шине 132 нулю соответствует отсутствие сигнала на обеих шинах, причем указанные сигналы присутствуют на входных шинах на протяжении всего цикла) . При 65 этом в распределителе 12 единица находится в 3-ом разряде. Сигнал на втором выходе блока 11 управления выдается в начале, т.е. в первом такте-каждого цикла. По этому сигналу осуществляется. запрет выдачи кода С регистра 5, а единица с выхода 3-го разряда распределителя 12 посту пает на вход"прибавленияили вычитания единицы 3+1-го разряда регистра 5, в зависимости от того, какое значение 1 или 1 принимает цифра операнда Х, поступающая на управляющие входы этого регистра. Таким образом, в начале 3-го цикла в Регистре 5 оказывается записанный код Х, т.е, число Х, представленное только 3 старшими разрядами,Каждый 1-ый такт (1=1,2,3 п 3-го цикла начинается сигналом в первом выходе блок а 11 упр авлени я, по которому в регистрах 1 и 2 происходит сдвиг, при котором на" входы. регистров 1 и 2 поступают коды, сформированные в счетчике 4 и сумматоре б, в результате выполнения предшествующего такта, а на триггеры 10 принимается код цифры результата У сформированный блоком 7 в предйдущем, 1-1-ом такте. Далее, код Увыдается изустройства по соотВетствующим выходным шинам 14 и, одновременно с этим, прибавляется в счетчике 4 к сдвинутому на разряд влево коду Ус выходом регистра 1 (2 У 1 + У ), а также управляет выдачей прямого или дополнительного кода чисЛа Х 1, хранимого на регистре 5 таким образом что"на сумматорб выдается число У Х . Аналогичным образом, одновременно с этим, цифра Х операнда Х, поступающая по входным шинам .13, управляет выдачей на сумматор 6 кода сдвигателя 3, который на протяжении всего 3-го цикла осуществляет, сдвиг влево на с+1-3 разрядов кода чисел У 1, то есть в каждом 1-ом такте 3-го цикла на сумматор б, кроме того, выдается число Х 2 У,1 . На входыь.(сумматора б поступает код с выходов регистров 2. Кодопреобразователь 7, анализируя три старших разряда сумматора 6 вырабатывает код очередной цифры результата У, который будет1принят на триггеры 10 в начале следу-, .ющего, 3.+1-го такта. В 1-ом такте каждого цикла в устройстве формируется и такт спустя выдается очередная цифра числа Х 1 = Х, причем задержка появления на выходе первой (старшей) цифры составляет 2 циклов, т.е. для того, чтобы получитьразрядов число ХХ необходимо выполнить 21+ цйклов вы" числения, Поскольку длительность цикла в предлагаемом устройстве равна п(+ . ), то, следовательно, вре"мя вычисления всех Функций у = Х(1=12,3 п) для него составляет величину Т = (2 п+с) и(т +),тогда как в известном устройстве дляэтого необходимо время Тэыц= п(п +. + сев) т,е. как легко убедитьсясдля любых п и . Данное уста зыюройство обладает еще большим преимуществом в случае, когда аргумент Хи функциимогут поступать на входустройства и выдаваться из устройства только последовательным кодом,поразрядно, начиная со старших разрядов. Действительно, поскольку предлагаемое устройство позволяет полностью совмещать во времени процессыпоразрядного ввода, вывбда и вычисления, то время вычисления в нем идля этого случая остается равным .Т = (2 п + ф и (т+ , тогдакак в известном устройстве, позволяющем начинать процесс собственно вычисления только после завершения поразрядного ввода, Х, а процесс выдачирезультатов (начиная состарших разрядов) - только после завершения вычисления, суммарное время для этого случая увеличивается и равно Т 1 = Т ; ++ Т, + Т . Тогда тем более будетОЬ этивыполняться условие ТТ, Следо"вательно, время вычисления в предлагаемом устройстве всегда меньше3 Очем в известном, причем для случая,когда числа на входе и выходе уст"ройств представлены последовательными кодами, предлагаемое устройство дает выигрыш в быстродействии в враэ.Например, при разрядности= 43,35предлагаемое устройство позволяетвычислить и выдать последовательнымкодом значения Функций У = Х" (1==1,2,320) в 7,8 раза быстрее, чемизвестное. При этом Т было приняторавным длительности цикла вычисленияв предлагаемом устройстве Т = п( +.может быть значительно больше.45Формула изобретенияУстройство для возведения в степень, содержащее регистр операнда, регистры промежуточных и окончательных результатов, сумматор, блок управления, причем входы регистров промежуточных результатов подключены квыходам сумматора, первая группа входов которого подключена к выходамрегистров промежуточных результатов,первый выход блока управления подключен к управляющим входам сдвига регистров окончательных и промежуточныхрезультатов, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия, устройство содержит счетчик,сдвигатель, распределитель сигналов,кодопреобразователь и триггеры цифррезультата, причем выходы счетчикаподключены ко входам регистров окончательных результатов, выходы которых подключены ко входам счетчика,а также ко входам сдвигателя, втораягруппа входов сумматора подключенак выходам регистра операнда, а третья группа входов - к выходам сдвигателя, выходы прямьб и инверсных значений трех старших разрядов сумматора подключены ко входам кодопреобразователя, первый и второй выходы которого соединены со входами соответственно первого и второго триггеровцифр результата другие входы которыхподключены к первому входу блокауправления, входы которого соединеныс выходами триггеров цифр результата, а также с управляющими входамисчетчика и регистра операнда, выходыраспределителя сигналов подключеныко входам младших разрядов регистраоперанда и к управляющим входам сдвигателя, входные шины устройства подключены к управляющим входам сдвигателя и регистра операнда, второй выход блока управления соединен суправляющими входами регистра операн-,да и распределителя сигналов, остальные 2 выходов блока управления подключены к выходным шинам устройства.Источники информации,принятые во внимание при экспертизе1. Карцев М.А. АриФметика цифровых машин, И., Наука, 1969,с, 348-354.2. Патент СЫА 93740722,кл. 340-172.5, 1973,3. Акцептованная заявка Японии948-7217, кл. 97 (7) Н 21, 1973.4. Авторское свидетельство СССР9425 175, кл . 0 06 Р 7/38, 1973 (прототип).