Встроенный мультиплексный канал

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(23) Приоритет -М 6 ГЗ/О сударственнын камнтет СССР до делам нзобретен н атнрытнй 5.05.80. Бюллетень18 УДК 681 327(088.8) публи а опубликования описания 25.05.8 Авторы обретен Р. И. Заславский и А. П. Шередин Киевский ордена Трудового Красного Знамени авод электронных вычислительных и управляющих маш(54) ВСТРОЕННЫЙ МУЛЬТИПЛ 1 Й КАНАЛИзобретение относится к вычислительной технике и может быть использовано при конструировании мультиплексных каналов ввода-вывода встроенного типа, использующих в своей работе оборудование процессора.Известен встроенный канал, содержащий регистр данных, регистр управляющего слова, соединенные по входу и выходу с инфОрмационной магистралью оперативной памяти, блок управления, соединенный с регистрами данных и управляющего слова 11.Недостатком этого канала является загрузка процессора на все время логического подключения устройства к каналу.Известен также мультиплексный канал, содержащий информационный регистр, блок управления, ключи, элемент И причем первые входы ключей подключены к выходам информационного регистра, вторые входы ключей подключены к блоку управления, вход элемента И подключен к блоку управления 12. Недостатком этого канала является также загрузка процессора на все время логического подключения устройства к каналу. Цель изобретения - расширениальных возможностей канала. Указанная цель достигается тем, чтканал, содержащий информационный регистр, блок управления, ключи, первые входы которых подключены к первой группе выходов информационного регистра, вторые входы ключей подключены к блоку управления, первый элемент И, первый вход которого подключен к блоку управления, а 1 о второй вход первого элемента И подключен к шине управления интерфейса, вторая группа выходов информационного регистра и первая группа его входов являются соответственно входами и выходами канала, подключенными к информационной магистрали процессора, вторая группа входов информационного регистра является входами устройства, а выходы ключей - выходной информационной шиной интерфейса, управляющие входы информационного регистра и управляюшие входы блока управления являются входными шинами микроопераций процессора, дополнительно введены триггер, второй, третий и четвертый элементы И, первый и второй элементы ИЛИ, первый и10 15 20 25 30 35 второй ицвсрторы, элеыснт задержки, причем первый вход первого элемецта ИЛИ и вход элементы задержки обьединецы с управляющими входами блока управления, второй вход первого элемента ИЛИ подключен к блоку управления, входы первого и второго инверторов подключены к шинам управления интерфейса, первый вход второго элемента И объединен со входом первого инвертора, а его второй и третий входы подключены соответственно к выходу элемента задержки и выходу второго инвертора, единичный вход триггера подключен к выходу второго элемента И, а его нулевоц вход - к выходу первого элемента ИЛИ, первый вход третьего элемента И подключен к единичному выходу триггера, а его второй вход подключен к шине управления интерфейса, первый вход четвертого элемента И подключен к единичному выходу триггера, а его второй вход подключен к цы ходу первого ц нвертора, входы второго элемента ИЛИ подключены к выходу третьего элемента И ц первого элемента И.Иа фиг.и 2 прис)едена блоксхема, Схема устрс)йства, содержит информационный регистр 1, клк)чи 2, блок 3 управления, первый элемент 4 И, второй элемент 5 И, третий элемент 6 И. четвертый элемент 7 И, первый элемент 8 И;1 И, второй элемент 9 ИЛИ, первый ццвертор О, второй инвертор 11, элемен, задержки 12, триггер 13, триггер 14 уцравлсция передачей, триггер 15 занятости капала, информационная магистраль 16 процессора, входные шины 17 мцкроопераций процессора, линии 18 условий ветвления процессора, линия 19 микроцрерываций процессора, выходная информаццс)ццтя шина 20 интерфейса, входы 21 устройств, выхс)дцые линии 22 управления интерфейса, линия 23 подтверждения приема-выдачи байта, входные шины 24 - 27 (тинии) управления интерфейса, линии 28 - 29 микрооцсраций процессора.Устройство работает следующим образом, 1 хогда канал свободен, триггер 15 находится в нулевом состоянии и блок 3 управления вырабатывает сигнал выборки, который поступает в одну из линий 22 и последовательно опрашивает подключенные к интерфейсу внешние устройства (ВУ. То из них, которое готовое принять из канала либо передать в канал данные, устанавливает на шинах 21 свой адрес и вырабатывает сигнал управления установлением связи, который поступает в канал по линии 26. От этого сигнала срабатьвает первый элемент 4 И, с 1)ормцрующий цс рвый сигнал микропрерывацця, который проходит через второй элемент 9 ИЛИ н по линии 9 поступает в процессор. Последний, находившийся до этого момента и режиме счета, переключается в режим ввод-вывода, и в работу вызывается микропрограмма обслуживания канала. В местной памяти сохраняется содержимое регистров процессора, используемых этой микропрограммой. Микропрограмма устанавливает триггер 15, который. оставаясь в единичном состоянии до момента прекращения связи с данными ВУ, блокирует на это время формирование сигнала выборки и повторное возбуждение первого сигнала микропрерывания. Затем в регистр 1 принимается с шин 21 адрес ВУ, который далее поступает по шинам 16 в процессор и используется там для формирования адреса управляющего слова устройства (УСУ) в памяти подканалов. УСУ содержит код операции (чтение или запись), а также адрес и счет, определяющие расположение данных в оперативной памяти. УСУ считывается из памяти подканалов и размещается в регистрах процессора. Блок 3 вырабатывает и устанавливает на одной из линий 22 сигнал подтверждения приема адреса ВУ,Далее микропрограмма анализирует входной сигнал управления передачей данных цо линии 25. С появлением этого сигнала производится прием либо выдача байта данных. Если выполняется операция чтения, байт данных с шин 21 принимается в регистр 1 и далее по магистрали 16 передается в оперативную память для записи, Если выполняется операция записи, байт данных считывается из оперативной памяти, помещается в регистр 1 и через открытые ключи 2 устанавливается на шинах 20. Затем сигналом микрооперации на линии 28 устанавливается триггер 14, формирующий выходной сигнал управления передачей данных. Этот сигнал поступает в интерфейс цо линии 23 и уведомляет внешнее устройство, что байт данных принят либо выдан каналом. Одновременно производится коррекция на единицу адреса и счета в УСУ. Скорректированное УСУ возвращается в память подканалов, в регистрах процессора остается его копия. После этого микропрограмма опять анализирует сигнал ца линии 25. Когда он исчезнет, сигналом микрооперации на линии 29 сбрасывается триггер 14, сигнал на линии 23 снимается. Сцснал микрооперации на линии 29 поступает также через задержку 12 ца вход второго элемента 5 И, формируогцего сигцалы установки триггера 13. Далее мцкроцрограмма анализирует сиг. палы на линиях 26, 27 н 25. Если ВУ установило связь с каналом для с)ередачи од- Н)го байта, с.; сцт ца линии 26 снимается. Задержка, ц эс мця элементом 12, имеет такую вели цу. то сигнал на линии 26 снимается .со тоо, как появится сигнал на выходе задержки. с.,уе.совте.т о, ца входе элсмента 5 11 совпаетпя с," ), не возникает ц триггер 3 остсс",с. в ну свс)х состоянии. Микропрс.)гра .".ха "с отсу)с; ншс сигнала на линии 26 проицг ос н тпцгера- г 1 о н восстасов ецс ц рсгцгтр," пс)с.сессо 73 Я 915 о 5 формула азобретенкч 35 4 а 45 50 55 рд информации, хранившейся тдм в момент ми кроп рерыв ани я. Процессор возвра ща ется в режим счета для продолжения вычислений, канал освобождается.Если сигнал на линии 26 не успевает сброситься до появления сигнала на выходе задержки 1, срабатывает элемент 5 И и устанавливается триггер 13. По сигналу на линии 27 микропрограмма восстанавливает информацию в регистрах процессора, но не сбрасывает триггер 15. Процессор возвращается в режим счета, канал остается занятым. Когда сигнал на линии 26 снимается, сработает элемент 7 И, выходной сигнал которого сбрасывает триггер 15. Сигнал с нулевого выхода последнего проходит через элемент 8 ИЛИ и сбрасывает триггер 15. Канал освобождается и устанавливается в исходное состояние.Если ВУ установило связь с каналом для передачи в монопольном режиме группы байтов, сигнал на линии 26 сохраняется. Сигнал на линии 25, которым запрашивается прием либо выдача следующего байта, может появиться до либо после возникновения сигнала на выходе задержки 2. Первый случай характерен для работы с относительно высокоскоростными ВУ, у которых период следования запросов соизмерим с временем, затрачиваемым каналом на передачу байта. В этом случае передача данных происходит без возврата процессора в режим счета. Срабатывание элемента 5 И блокируется нулевым уровнем на выходе второго инвертора 11, триггер 13 остается в нулевом состоянии. Восприняв сигнал на линии 25, микропрограмма выполняет передачу байта и сопутствующие действия.Если быстродействие ВУ существенно ниже скорости канала в монопольном режиме, сигнал нд выходе задержки 12 появляется до возникновения запроса на линии 25. В этом случае передача данных происходит с возвратом процессора в режим счета на время ожидания запроса. От сигнала на выходе задержки 2 срабатывает элемент 5 И и устанавливается триггер 13. По сигналу на линии 27 микропрограмма восстанавливает информацию в регистрах процессора, но не сбрасывает триггер 15. Микропрограмма также сохраняет в местной памяти текущее значение УСУ либо адрес памяти подканалов, где она хранится. Процессор возвращается в режим счета, канал остается занятым. Когда возникает сигнал на линии 25, сработает третий элемент 6 И, формирующий второй сигнал микропрерывания, который проходит через элемент 9 ИЛИ и по линии 19 поступает в процессор. Г 1 роцессор вновь переключается в режим ввода-вывода, микропрограмма обслуживания канала сохраняет содержимое регистров и далее, разветвившись по наличию сигнала на линии 27, выходит на продолжение монопольной передачи данных. На основании информации, хяпяшейся в местшхй пдмят;., сть. кивдется и помещается в регистры УСУ. Затем выполняется передача байта и св- занные с этим действия. Попутно сигналом микрооперации на линии 28 сбрасывается триггер 13.Величиной задержки определяется граница диапазонов скоростей ВУ, которым соответствует монопольная работа с возвратом либо без возврата процессора в режим счета. В частности, при нулевой задержке всегда имеет место возврат. Конкретное значение задержки устанавливается в зависимости от скоростей передачи данных редльными ВУ с учетом времени, затрачиваемого каналом на передачу байта и сохранение-восстановление регистров и УСУ.Предложенный канал обеспечивает экономию машинного времени при выполнении монопольной передачи данных с внешними устройствами, что достигается переключением процессора в режим счета нд время ожидания каждого очередного вопроса. дк. при быстродействии внешнего у стройства 64 тыс, байтов в секунду и пропускной способности канала 300 тыс. байтов в секунду экономится 79% времени выполнения опер- ции ввода-вывода. Предложенное техническое решение соз - дает экономию машинного времени и в мультиплексном режиме работы в тех случаях, когда внешнее устройство разрывает связь с каналом с большим запаздыванием по отношению к моменту передачи байта данных. Встроенный мультиплексный канал, содержащий ключи, первые входы которых подключены к первой группе выходов информационного регистра, вторые входы ключей подключены к блоку управления, первый элемент И, первый вход которого подключен к блоку управления, а второй вход первого элемента И, подключен к шине управления интерфейса, вторая группа выходов информационного регистра и первая группа его входов являются соответственно входами и выходами канала, подключенными к информационной магистрали процессора, вторая группа входов информационного регистра является входами устройства, а выходы ключей - выходнойинформационной шиной интерфейса, управляющий вход информационного регистра и управляющие входы блока управления являются входными шинами микроопераций процессора, отличающийся тем, что, с целью расширения функциональных возможностей канала в него введены триггер, второй, третий и четвертый элементы И, первый и второй элемент И;1 И, первый и второй инверторы, элемент задержки,причем первый вход первого элемента ИЛИ и вход элемента задержки подключены к управляющим входам блока управления, второй вход первого элемента ИЛИ подключен к выходу блока управления, входы первого и второго инверторов подключены к шине управления интерфейса, первый вход второго элемента И соединен со входом первого инвертора, а его второй и третий входы подключены соответственно к выходу элемента задержки и выходу второго инвертора, единичный вход триггера подключен к выходу второго элемента И, а его нулевой вход - к выходу первого элемента ИЛИ, первый вход третьего элемента И подключен к единичному выходу триггера, а его второй вход - к шине управления интерфейса, первый вход четвертого элемента И подключен к единичному выходу триггера, а его второй вход - к выходу первого инвертора, входы второго элемента ИЛИ подключены к выходу третьего элемента И и первого элемента И.Источники информации,принятые во внимание при экспертизе 1. Каналы ввода-вывода ЕС в 10, М., Статистика, 1976.2. Патент Великобритании1108804. кл. 6 06 Р 1971 (прототип),Редактор О, КолесниковаЗаказ 2219 ПО Составитель А. Ш м ид Техред К.Шуфрич Корректор Г. Назарова Тираж 751 Подписное ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб., д. 4/5 филиал ППП сПатенть г. Ужгород, ул. Проектная, 4