Устройство для вычисления обратной величины

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскииСоцкалистическикРеспублик(51) М. Кл. Я 06 Р 7/38 Государстввииый комитат ио долам иаоорвтеиий и открытий(72) Авторы изобретения Киевский ордена Ленина политехнический. институт им, 50-летия Великой Октябрьской социалистической революции(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ Изобретение относится к вычислительной технике и может быть использованов цифровых вычислительных машинах иустройствах.Известны устройства для вычисленияобратной величины, построенные на основе универсальных цифровых вычислительных машин 1, 2 иОбратная величина в таких устройствах вычисляется программными методами,10Однако такое вычисление специализированных вычислительных устройствах является нерациональным, так как связано сбольшими аппаратурными затратами и,кроме того, требует значительного времени, так как необходимы многократныеобращения к памяти,Наиболее близким к предлагаемому является устройство для вычисления обрат- ной величины, в состав которого входятвходной и выходной регистры (сумматоры), блок выделения начального приближения, множительный блок, цифровой комааратор, коммутатор прямого и обратного 2кодов, блок фиксирования заданной точности приближений и блок контроля верныхразрядов в очередном приближении обратной величины. Вычисление обратной величины в этом устройстве производится поитерационной формуле, При этом выделяется начальное приближение и производится некоторое число итераций, которое зависит от требуемой точности вычисленийГ 43,Однако такое устройство имеет невысокое быстродействие при работе в системах управления процессами в реальноммасштабе времени.Цель изобретения - повышение бысъродействия.Указанная цель достигается тем, чтоустройство для вычисления обратной величины, в которое входят два сумматора,содержит третий сумматор, регистр, блокэлементов ИЛИ и блок анализа разрядов,причем выходы первого и второго сумматоров соединены с первой и второй группами входов блока элементов ИЛИ соог3 732 8ветственно, выходы блока элементов ИЛИподключены ко входам третьего сумматора, выходы регистра подключены к информационным входам первого и второго сумматоров, первый и второй управляющиевходы которых подключены к первому ивторому информационным входам устройства соответственно, а третий и четверть:й управляющие входы - к первому ивторому выходам устройства соответственно, первый управляющий вход устройства подключен к управляющему входу блока анализа разрядов, выходы которого подключены к выходам устройства, а знаковый и информационные входы - к знаковому и информационным выходам третьегосумматора соответственно, второй управляющий вход устройства подключен к управляющим входам регистра и третьегосумматора.20Кроме того, для достижения поставленной цели блок анализа разрядов содержит элементы И, ИЛИ, И-НЕ и запрета,причем информационные входы блока анализа разрядов. подключены ко входам эле-гмента ИЛИ и элемента И-НЕ, выходы которых подключены к первым входам элементов запрета и И соответственно, вторыевходы которых соединены с управляющимвходом блока анализа разрядов, знаковыйвход которого подключен к управляющему входу элемента запрета и третьемувходу элемента И, выходы которых подключены соответственно к первому и второму выходам блока анализа разрядов.На чертеже представлена функциональная схема устройства,Устройство содержит регистр 1, сумматоры 2 и 3, блок 4 элементов ИЛИ,сумматор 5, блок 6 анализа Разрядов.40Выходы регистра 1 подключены ко входам сумматоров 2 и 3. Сумматоры 2 и3 содержат И информационных разрядов( и - разрядность представления операндаи результата) и один знаковый. Выходысумматоров 2 и 3 подключены ко входамблока 4 элементов ИЛИ, причем знаковыеразряды подключены ко входам двух первых элементов ИЛИ блока 4 элементовИЛИ,а каждый 1-ый информационный50разряд сумматоров 2 и 3 соединен совходом ( (+1)-го элемента ИЛИ блока 4элементов ИЛИ. Выходы блока 4 элементов ИЛИ подключены ко входам сумматора 5, содержащего ( И+ 3) разрядов, из55которых один знаковый, а два предназначены для хранения целой части, Блок 6анализа разрядов содержит элементы ИЛИ 7, И-НЕ 8, запрета 9 и элемент И 10.Выходы четырех старших разрядов сумматора 5, начиная со второго, подключены ко входам элемента 7 и элемента 8, выходы которых соединены соответственно со входами элемента 9 и 10, Выход первого ( знакового) разряда сумматора 5 соединен с управляющим входом элемента 9 и со входом элемента 10, Устройство содержит также информационные входы 11 и 12, управляющие входы 13 и 14 и выходы 15 и 16.Информационный вход 11 устройства соединен с управляющим входом приема прямого кода сумматора 2 и с управляющим входом выдачи дополнительного кода сумматора 3, Информационный вход 12 устройства подключен к управляющему входу приема дополнительного кода сумматора 2 и к управляющему входу выдачи прямого кода сумматора 3. Управляющий вход 13 устройства подключен к управляющему входу блока 6 анализа .разрядов, который соединен со входами элемента запрета 9 и элемента И 10, Управляющий вход 14 устройства соединен с управляющими входами сдвига Регистра 1 и сумматора 5, Выход 15 устройства подключен к первому выходу блока 6 анализа разрядов и соединен с управляющими входами выдачи дополнительного кода сумматора 2 и приеме прямого кода сумматора 3. Выход 16 устРойства подключен ко второму выходу бло ка 6 анализа разрядов и соединен с управляющими входами выдачи прямого кода сумматора 2 и приема дополнительного кода сумматора 3, Первый и второй выходы блока анализа соединены с выходами элемента 9 запрета и элемента И 10 соответственно.В качестве сумматоров 2, 3 и 5 используются накапливающие сумматоры.Суммирование в сумматоре 5 производится с задержкой, При сдвиге в сумматоре 5 содержимое третьего разряда (второго разряда целой части) записывается в первый и второй разряды. В остальном сдвиг производится как обычно. Прием и выдачу дополнительного кода в сумматорах 2 и 3 можно осуществлять приемом (выдачей) обратного кода с добавлением единицы в младщий разряд,Для представления операнда Х и результата у= 4- применяется избыточнаяХсимметричная двоичная система с цифрами 1,0, 1.735Устройство работает в соответствии со следующим алгоритмом М =2 й -у.1 11 Х =Х фХ.2"-1 1 Т ЕСЛИ М 1(-2 0,Ослий.с Я1 1,если й 21 где Х - очередная цифра операнда(Х 6 7,о,); Х- содержимое сумматора 2 в 1 -м цикле вычислений; очередная цифра результата у - содержимое сумматора 3 в 1-мцикле вычислений; Я- содержимое сумматора 5 к началу 1 -го цикла вычислений; й - содержимое сумматора 5 в 11-М ЦИКЛЕ,Исходное состояние Во 3 Х рУо=О,На величину аргумента накладываются ограничения 2 Й Х . 1В начальном состоянии в старшем разряде регистра 1 записана единица, в остальных разрядах - нули,Обратная величина исходного операнда вычисляется в (И + 3) циклах, каждый из которых состоит из трех тактов. В первом такте каждого 1 -го цикла на входы устройства поступает очередной разряд операнда (операнд поступает, начиная со старших разрядов), При этом, если единичный сигнал поступает на информационный вход 11 устройства, это свидетельствует о том, что очередной разряд операнда численно равен 1, Если единичный сигнал поступает на информационный вход 12, очередной разряд операнда численно равен ТЕсли же единичный разряд не поступает ни на один из входов 11 и 12, очередной разряд операнда численно равен О, В зависимости от сигнала, поступившего на входы 11 и 12, содержимоесумматора 3 прибавляется или вычитается из содержимого сумматора 5 со сдвигом на один разряд влево. Кроме того, к содержимому сумматора 2 прибавляется прямой или дополнительный код содержимого регистра 1, В результате в сумматоре 5 образуется значение М, а в:умматоре 2 - значение Х . К началу1второго такта информационные сигналы совходов 11 и 12 снимаются,Во втором такте по управляющему сигналу, поступившему на управлчющий вход 13, производится выдача информации на выходы 15 и 16 устройства. При этом если единичный сигнал появляется на выходе 15, это свидетельствует о том, что очередной разряд результата численно равен 1, Если единичный сигнал появляется на выходе 16, очередной разряд результата равен 1 ., Если единичный сигнал не появляется ни на одном из выходов 15 и 16, очередной разряд результата численно равен О. По единичному сигналу с выхода 15 в 1 -ый разряд сумматора 3 прибавляется 1 и производитсявыдача дополнительного кода суМматора2, По единичному сигналу с выхода 16из 1-го разряда сумматора 3 вычитается единица, что осуществляется приемомдополнительного кода иэ регистра 1 атакже производится выдача прямого кода25сумматора 2, В результате во второмтакте в сумметоре 3 образуется код (11а по окончании второго такта (так каксуммирование в сумматоре 5 производится с задержкой) в сумматоре 5 образуется код Н,В третьем такте по управляющему сигналу, поступающему на управляющий вход 14 устройства, производитсясдвиг влево на один разряд содержимогоЗ 5 сумматора 5 и сдвиг вправо на один разряд содержимого регистра 1. На этом заканчивается цикл вычислений.В результате выполнения (11+3) циклов на выходах 15 и 16 устройства формируется последовательно разряд за разрядом (начиная со старших разрядов) значение обратной величины исходного опе,ранда, задержанное на три разряда, т,е.функция (: - 2 , представленное избы 4 "-345 Хточным двоичным кодом с цифрами 1,0, 1,в каждом разряде, В результате выполнения (11 + 3) циклов результат получаетсясимметрично округленным,Благодаря совмещению во времени про 50десса поразрядного ввода операнда и вычисления очередных цифр результата старшие разряды его, несущие большую информацию о нем, вычисляются в первых цик 5 Флах, Это позволяет эффективно использовать устройство в системах управленияпроцессами в реальном масштабе времени,когда процесс формирования цифр операн"да ограничен внешними факторами, а управляюшее воздействие для исполнительного органа системы формируется непосредственно по результатам вычислений.Кроме того, увеличивается быстродействие при работе в вычислительной среде,где устройства такого типа соединены последовательно. Поразрядный ввод операнда и вывод результата позволяет длительно уменьшать количество внешних связей,которое не зависит от увеличения разряд Оности операнда. Это обуславливает возможность реализации устройства в видебольшой интегральной схемы,формула изобретения 1, Устройство для вычисления обратной величины, содержащее два сумматора, отличающееся тем,что,сце-о лью повышения быстродействия, устройсгво содержит третий сумматор, регистр, блок элементов ИЛИ и блок анализа разрядов, причем выходы первого и второго сумматоров соединены с первой и второй группами входов блока элементов ИЛИ соответственно, выходы блока элементов ИЛИ подключены ко входам третьего сумматора, выходы регистра подключены к информационным входам первого и второго ЗО сумматоров, первый и второй управляющие входы которых подключены к первому и второму информационным входам устройства соответственно, а третий и четвертый управляющие входы - к первому и 35 второму выходам устройства соответствен-; 73286 1но, первый управляющий вход устройстваподключен к управляющему входу блокаанализа разрядов, выходы которого подключены к выходам устройства, а знаковый и информационные входы - к знаковому и информационным выходам третьегосумматора соответственно, второй управляющий вход устройства подключен к управляющим входам регистра и третьегосумматора.2, Устройство поп. 1, о тличаю щ е е с я тем, что блок анализа раз. рядов содержит элементы И, ИЛИ, И-НЕи запрета, причем информационные входы15 блока анализа разрядов подключены ковходам элемента ИЛИ и элемента И-НЕ,выходы которых подключены к первымвходам элементов запрета и И соответственно, вторые входы которых соединеныс управляющим входом блока анализа разрядов, знаковый вход которого подклк- чен к управляющему входу элемента запрета и третьему входу элемента И, выходы которых подключены соответственнок первому и второму выходам блока анализа разрядов.Источники информации,принятые во внимание при экспертизе1, Акцептованная заявка Великобритании М 1304008, кл, 64 А, 1973.2, Патент США М 3740722,кл. 340-172.5, 1973,3, Патент франции Мо 2147937,кл, 8 06 Р, 1973.4, Авторское свидетельство СССРМо 362296, кл, б 06 Р 7/39, 1969.732861 С,оставительМаковская Техред М,резкин Корректор Редакт э 1554/ ф ПП Патент", г, Ужгород, ул. Проектная, 4 10 Тираж 751 ПодписноеИИПИ Государственного комитета СССРпо делам изобретений и открытий035, Москва, Ж, Раушская набд. 4/5