Преобразователь напряжения в код

"е -"Л М.Лпяе еч нс тоП Ио Союз СоветакихСоциалистическихРеспублик 1128222 ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) ПРЕОБРАЗОВАТЕЛЬ НАПРЯЖЕНИЯ В КОД 1Изобретение относится к цифровой измерительной и вычислительной технике и может быть использовано в цифровых измерительных установках и системах для цифрового измерения (кодирования) сигналов напряжения в широком диапазоне их уровня и спектра,Известен преобразователь напряжения в код (ПНК) параллельного считыванияо с поразрядным распространением сигна ла, который содержит ряд каскадов срав ненни - компараторов кодируемого и образцового (опорного) напряжений, каждый из которых формирует весовой ток для соседних каскадов более младших разрядов, пропорциональный разности сравниваемых сигналов. Весовые токи преобразуются специальными элементами в образцовые напряжения 11Недостатком устройства является снижение его быстродействия при расширении пределов измерения по уровню измеряемой величины, так как при этом требуеъся дополнительное время на анализ и выбор предела.Известен преобразователь, напряжения в код, содержаший т 1 групп стробируемых компараторов, измерительные входы которых соединены с входным зажимом уст- ройства, где и- количество десятичных разрядов (декад) преобразуемой величины, преобразователь, состояний из последовательно соединенных декодирующих блоков, блока управления. и триггерных регистров, сбросовые входы которых подсоединены к входу сброса блока управления, а информационные входы - к выходам стробируемых компараторов(2,Недостатком устройства является нали- чие большого числа преобразователей кода в напряжение в каскаде, каждый из которых формирует опорное напряжение для отдельного компаратора данного каскада, Кроме того, при расширении рабочего диапазона уровней измеряемой величины снижается быстродействие уст3 72ройства, так как требуется дополнитель ное. время на выбор предела измерения.Целью изобретения является повышение .скорости преобразования сигналов в широком диапазоне изменений их уровня.Для этого в преобразователь напря-.жения в код, содержащий 11 групп стробируемых компараторов, преобразователь, блок управления, О тригорных регистров, введены входной делитель преобразуемой величины; стробируемые компара.торы входного делителя, образцовый источник постоянного сигнала, цифроаналоговый источник предельных образцовых напряжений преобразования, ключевые элементы, элементы И-НЕ, управляемые декадные делители со ступенямиК,10К, 10"Р, триггеры, фор мирователь парных сдвинутых импульсов, отдельный формирователь парных сдвину- тых импульсов, причем вход входного де лителя преобразуемой величины соединен с входным зажимом и устройства, и вхо - ды соединены с измерительными входамистробируемых компараторов входного делителя, стробирующие и опорные входы которых подсоединены соответственно к выходу сброса блока управления и к выходу образцового источника постоянного сигнала, а выходы соединены с входами цифроаналогового источника предельных образцовых напряжений, выход которого соедийен со входной шиной опорного нап- ряжения преобразователя, управляемые декадные делители соединены последова; тельно с выходом преобразователя, при-, чем ступени Р, 3.0 К,.10 " В управляемых декадных делителей зашунтированы ключевыми элементами, а вйходй управляемых декадных делителей соединены с входами стробируемых компара торов, выходы каждого триггерного регистра, за исключением триггерного регистра младшей декады, через элементы И-НЕ соединены с входами ключевых элементов и деходирующими входами преобразователя, логические входы элементов И-НЕ. соединены с выходами триггеров, входы сброса которых соединены с выходом сброса блоха управления, первый вы.ход каждого формирователя парных сдвинутых импульсов соединен со стробирующими входами стробируемых компараторов второй выход соединен с входом запуска триггера и с входом формирователя парных сдвинутых ймпульсов более младшей декады кода, а вход формирователя пар;ных сдвинутых импульсов старшей декады 8222кода соединен с управляющим выходомблока управления, вход которого соеди,.нен с первым выходом отдельного формирователя парных сдвинутых импульсов,.второй выход которого соединен со стробирующими входами, стробируемых компа.раторов младшей декады кода, а вход соединен с выходом формирователя парныхсдвинутых импульсов предпоследней млад 40 шей декады кода.На чертеже приведена структурнаяэлектрическая схема устройства.,Устройство содержит входной зажим 3.устройства; входной делитель 2 преобра 15 зуемой величины; стробируемые компараторы 3 входного делителя; блок 4 управления; образцовый источник 5 постоянйогосигнала; цифроаналоговый источник 6 предельных образцовых напряжеиий преобра 20 зования; преобразователь 7 параллельного единичцого кода в образцовое опорноенапряжение; декодирующие блоки 8, 9преобразователя 7 соответственно отстаршей до предпоследней младшей декады; входную шину 10 опорного напряжейия; ключевые элементы 11; управляемыедекадные делители 12, 13, 14" соответственно со ступенями К,10"К,10 М;стробируемые компараторы 15-формирователи кода старшей декады; стробируемые компараторы 16,17- формирователикода соответственно предпоследней младшей и младшей декад; триггерный регистр 18 старшей декады кода; логические элементы И-НЕ 19; триггер 20формирователь 21 парных сдвинутых импульсов; триггерные регистры 22, 23 соответственно предпоследней младшей имладшей декад хода; отдельный формиро"о ватель 24 парных сдвинутых импульсов;общую шину 25,.Устройство работаетследующим образом.Преобразуемая (ходируемая) величина,поступающая иа входной зажим 1, передается непосредственно. на измерительныевходы всех стробируэмых хомпараторов14, 15, 16, а через ступени входногоделителя 2 одновременно и на стробируфо емые компараторы 3, Число ступенейвходного делителя выбирают исходя из,требуемого количества пределов измерений, а соотнаиение величин ступенейв соответствии со значением младшегопредела.На опорный вход всех стробируемыххомйараторов 3 подается опорное напря.жение образцового источника 5, равноенял которого поступает на группу элементов И-НЕ 19, подключенных к триггерному регистру 18. При этом на выходеэлементов И-НБ 19 в цепи не сработавших стробируемых компараторов 15 появятся сигналы, которые включат соотэетствующие ключевые элементы 11 и переключат декодирующий блох 8. На выходе преобразователя 7 установится,напряжение Ооп, , равное преобразуемому округленному на уровне старшего разряда кода преобразуемой величины до ближайшего большего целого значения Второй задержанный импульс, сформированный в формирователе 21, передается в аналогичный формирователь 21 в цепи стробирования стробируемых компа- . раторов 16 следующих ступеней делителя, равных 0,1 Е (на чертеже не обозначены), Формируется код К, который запоминается в соответствующем триггерном регистре, и опорное напряжение Ц щизменяется на Оо равное измеряемому,Ойокругленному на уровне второго десятичного разряда преобразуемой величины до ближайшего большего целого значения. Далее процесс формирования кодов повторяется. По мере формирования кодов Ки напряжений О и отключаются (шунтируются) соответствующие ступени управ-ляемых декадных делителей 12, 13, благодаря чему приращение напряжения накаждой нешунтированной ступени и подключенному к ней стробируемому компаратору все время остается неизменным. После формирования кода Кна выходе преобразователя 7 установится напряжение Ооп (и 4, в соответствующем отдельном формирователе 24 будет сформирован импульс стробирования стробируемых компараторов 17, которые выдадут код кмладшей декады. Этот код запишется в триггерном регистре 23 младшей декады кода. Тем самим будет сформирован импульс стробирования стробируемых компараторов 17, которые выдадут код к младшей декады, Этот код запишется в триггерчом регистре 23 младшей декады кода. Тем самым будет завершен цикл преобразования вход ной величины, о чем соответствующий формирователь 24 сигнализирует блоку 4. Разряды кода по этому сигналу могут быть считаны из триггерных регистров 18, , 22, 23 (цепи считывания на чертеже не указаны), после чего блок управления сбрасывает все триг 5 728222 младшему пределу измерений. Измеряемая величина распределяется по стробируемым компараторам 3 в соответствии со ступенями входного делителя 2, уменьшаясь вфнаправлении стробируемого компаратора наибольшего из пределов, подключенного к последней ступени входного делителя 2. Так как в устройстве операции выполняются с десятичным позиционным (параллельным единичным) кодом, то ступени 1 О входного делителя выбираются равными В, 100,:10 Р, 10 Р, где к - число пределов измерения представляющее собой натуральный ряд.При сравнении измеряемого напряже,ния с опорным в стробируемых компараторах 3 часть из них в соответствии с пределом измеряемой величины сработает и переключит цифроаналоговый источник 6 таким образом, что на его выходе появится напряжение,ЦПР, равное пределу измеряемой величины. Это напряжение в качестве опорного подводится к входу 10 преобразователя 7. Описанный такт работы выполняется в соответствии25 с сигналом стробирования, формируемым в блоке 4, который передается на соответствующий вход стробируемых компараторов 3. Этим же сигналом, элементы и все устройство устанавливаются (сбрасываются) в исходное состояние.К выходу преобразователя 7 подключены управляемые декадные делители 12, 13, 14, которые содержат соответственно по 9 ступеней,К, 9 ступеней К 109 ступеней й 10 (" ) и 10 ступеней Я 10 (" " . В исходном состоянии все ключевые элементы 11 открыты, сопротивление управляемых декад 40 ных делителей 12, 13, 14 максимально и на выходе преобразователя 7 напряжение равно выбранному пределу, которое распределяется с постоянным приращением.45По сигналу, поступившему из блока 4 в формирователь 21, формируется импульс стробирования стробируемых компараторов 15, и часть из них, в соответствии со значением К (К =19)- стар50 щего разряда кода измеряемой величины, сработает и переключит подключенный к ним триггерный регистр 18 старшего разряда кода. С задержкой, необходимой для срабатывания стробируемых компара 55 торов 15 и переключения триггерного регистра Х 8, в формирователе 21 формируется второй импульс, Этот импульс 1 переключает триггер 20, выходной сиг8222 8 равления и к выходу образцового источПреобразователь напряжения в код, содержащий И групп стробируемых компариторов, измерительные входы которыхсоединены с входным зажимом устройства, где И -количество десятичных разрядов (декад) преобразуемой величины, преобразователь, состоящий из последователь-но соединенных декодируюших блоков,блок управления и И триггерных регистров,сбросовые входы которых подсоединены к выходу сброса блока управления,а информационные входы - к выходамстробируемых компараторов, о т л и ч а -ю ш и Й с я тем, что, с .целью повышения скорости, преобразования сигналов вшироком диапазоне изменения их уровня,введены входной делитель преобразуемойвеличины, стробируемые компараторывходного делителя, образцовый источникпостоянного сигнала, цифроаналоговыйисточник предельных образцовых .напряжений преобразования, ключевые элементы, элементы И-НЕ, управляемыедекадные делители со ступенями,10 1 И 1 1 ь Я 1 0-(И) ь триггеры, формирователь парных сдвинутыхимпульсов, отдельный формирователь парных сдвинутых импульсов, причем входвходного делителя преобразуемой величины соединен с входным зажимом устройства, а выходы соединены с измеритель,ными входами стробируемых компараторов входного делителя, стробируюшие иопорные входы которых подсоединены соответственно к выходу сброса блока у 7 72 геры преобразователя в исходное состоя ние, и цикл кодирования повторяется.Вместе с кодом из блока 6 считывается также кодированное значение данного предела преобразованного напряженияеТаким образом, в устройстве обеспечивается поразрядная подстройка ступеней управляемого декадного делителя и выходного напряжения в соответствии со значением преобразуемого напряжения в широком диапазоне уровней,формула изобрете ния ника постоянного сигнала, а выходы соединены с входами цифроаналогового источника предельных образцовых напряже1ний, выход которого соединен с входной шиной опорного напряжения преобразова-.теля, управляемые декадные делители соединены последовательно с выходом преобразователя, пичем ступени Б,10Кь,10й управляемых декадных делителей зашунтированы впо чевыми элементами, а выходы управляемых декадных делителей соединены с входами стробируемых компараторов, выходы каждого триггерного регистра, за исключением триггерного регистра младшей декады, через элементы И-НЕ соединены с входами ключевых элементов и декодируюшими входами преобразователя, логические входы элементов И-НЕ соединены с выходами триггеров, входы сброса которых соединены с выходом сброса блока управления, первый выход каждого формирователя парных сдвинутых импульсов соединен со стробируюпими входами стробируемых компараторов, второй выход соединен с входом запуска триггера й с входом формирователя парных сдви- нутых импульсов более младшей декады кода, а вход формирователя парных сдвинутых импульсов старшей декады кода соединен с управляющим выходом блока управления, вход которого соединен с первым выходом отдельного формирователя парных сдвинутых импульсов, второй выход которого соединен со стробируюшими входами стробируемых компараторов младшей декады кода, а вход соединен с выходом формирователя парных сдвинутых импульсов предпоследней младшей декады кода. 1 О 1,5 20 25 ЗО 35 Источники информации,принятые во внимание при экспертизе 1; Авторское свидетельство СССР226975 ь кл Н 03 К 13/115, 1967. 2. Гитис Э. И. Преобразователи информации для электронных цифровых вычислительных УстРойств, МьЭнеРгиЯ"ь 1975, с. 316-320, рис. 7-11 б,в (прототип).728 222 ГЗаказ 1151,52 Чирак ОО цниили одп исное П "Патент", г, Ума ород, уг. Проектная,