Цифровая вычислительная машина

16829 О Союз Советских Социалистических Республикделам изобретеии и открытий 72) Авторы мзобретени Иностра ШидовитццыИнго Девальд Вал ьте ИЕБ 71) Заявитель дприятиеехенмаш инеи 54) ЦИФРОВАЯ ВЪЧИСЛИТЕЛЬНАЯ МАШИНо Изобретен вой вычислит использовано водительных шин. огть измаслительнои машинмагистрали 9 и 1 временно нескольк процессор) могут об е относится к области циф льной техники и может б при построении высокопр ифровых вычислительных Известны цифровые вычислительные машины, содержащие процессор, кодовую ма-истраль, запоминающее устройство, каналы и схему приоритета.Недостатком известных устройств явля- Оется недостаточно полное использованиециклов запоминающего устройства,Цель изобретения - повышение быстродействия машины.Предлагаемая цифровая вычислительная машина отличается тем, что она содержит дополнительные кодовые магистрали,связывающие вместе с основной кодовоймагистралью запоминающие устройства через схемы коммутации с каналами и процессором, и группу схем сравнения, входы первых схем сравнения соединены с выходамидвух каналов, различных в совокупностидля каждой схемы сравнения, входы других схем сравнения соединены с выходами 2канала и процессора соответственно, а выходы схем сравнения соединены с соответствующими входами схемы приоритета, причем канал с высшим приоритетом соединенчерез схему коммутации, управляющий вход 3 которой соединен с выходом старшего разряда схемы приоритета, с первой кодовой мапстралью, а канал с низшим приоритетом соединен через схему коммутации, управляющий вход которой соединен с выходом младшего разряда схемы приоритета, с последней кодовой магистралью.Это позволяет увеличить производитсльность цифровой вьочпслительной машины с единой схемой приоритета за счет использования дополнительных кодовых магистралей и предоставления доступа к блокам запоминающего устройства устройствам с низким приоритетом, когда устройства с более высоким приоритетом работают с тем с тем же блоком запоминающего устройства.На фиг. 1 дана блок. схема предлагаемой цифровой вычислительной машины; на фиг. 2 - схема приоритета.Блок-схема на фиг. 1 относится к конкретному случаю, когда запоминающее устройство состоит из четырех блоков 1 - 4 (гг=-4), имеется три канала 5 - 7 (пг=3) и процессор 8 одновременно обрабатывающий одну команду (/=-1).В цифровой вычиеимеется две кодовые 0 (гг, =2), причем одноо устройств (ка н альг иращаться к нескольким блокам запоминающего устройства, Используя несколько кодовых магистралей (9 и (О), при помощи анализа адресов ячеек запоминающего устройства добиваются того, что устройства низкого приоритета могут взаимодействовать с блоками запоминающего устройства, если устройства с более высоким приоритетом связаны с теми же блоками запомина 1 ощего устройства.Коммутация запоминающего устройства должна производиться в начале каждого цикла.Если имеется т каналов, то каналы и процессор получают приоритеты от 1 до 1 +т. Вследствие этого могут появиться 1+т запросов на следующий цикл работы запоминающего устройства одновременно. Распределение приоритетов осуществлено жестко, их последовательность любая. В конкретном случае., представленном на чертеже, каналы имеют гриоритеты 1, 2, 4, процессорр имеет пр иор итет 3.Запоминающее устройтсво может состоять из п независимо работаюц;их олоков, которые различаются по адресам. Возможно, что все устройства цифровой вычислительной машины оказываются активными, но максимально может распределяться п,=п самостоятельных циклов для отдельных блоков запоминающего устройства по и, различным кодовым магистралям. Но могно так же коммутировать из и блоков запоминающего устройстьа лишь некоторые. В этом случае и больше пь Далее предполагается, что 1+к)п,.1(оммутация происходит следующим образом. 510152025Зойд404550 й 560 55 Сначала опрашивается устройство с приоритетом 1. Если очо требует цикл запоминающего устройства, то он представляется по кодовой магистрали 9. Пусть это устройство работает с блоком 1 запомина:ощего устройства. Если одновоеменно имеется требование устройства с приоритетом 2, то проверяется, не относится ли это требование тоже к блоку 1. Если последнее не имеет места, то этот запрос удовлетворяется по кодовой магистрали 10, при 1 ем используетсянапример блок 2 запоминающего устройства. В противном случае устройство с приоритетом 2 не получает доступа к запоминающему устройству и анализируется запрос от устройства с приоритетом 3 и т. д, Наличие нескольких требований к одним и ет мже блокам запоминающего устройства устанавливается путем сравнения адресов запрашиваемых я,еек. Эта операция осуществляется схемами сравнения 11 - 16. Связь между блоками запоминающего устройства с каналами и процессором устанавливается при помощи схем коммутации 17 - 20 с управляющими входами 21 - 23 для кодовой магистрали 9 и с управляющпми входами 24 - 26 для кодозой магистрали 10.Каждая из схем сравнения 11 - 16 устанавливает факт наложения сигналов тоебований 27 - 29 со стороны некоторых устройств цифровой вычислительной машины к некоторому блоку запомина ощего устройства, Прямые С 1 - Сб и инверсные С 7 - С 12 выходы схем сравнения соединяются с соответствующими входами схемы приоритета (см. фиг. 2).По сигналу опроса требований 30 сигналы требований 27 - 29 циклов запомина 1 ощего устройства фиксируются на триггерах 31 - ЗЗ требований 5 и 6 каналов и процессора соответственно в регистре 34.Схема приоритета имеет следующие выходные триггеры: триггер 35 сигнала цикл выделен для канала 5 по кодовой магистрали 9, триггер Зб сигнала цикл выделен для канала 6 по кодовой магистрали 9, триггер 37 сигнала цикл выделеч для процессора 8 по кодовой магистра,-.н 9, триггер 38 сигнала цикл выделен д-.я канала б по кодовой магистрали 10, триггер 39 сигнала цикл выделен для процессора 8 по кодовой магистрали 10, триггер 40 сигнала цикл выделен для канала 7 по кодовой магистрали 10, триггеры 35 - 37 объединены в регистр 41, триггеры 38 - 40 объединены в регистр 42.Схема сравнения 11 осуществляет сопоставление адресов запросов каналов 5 и 6.Схема сравнения 13 сопоставляет адреса запросов каналов 5 и 7.Схемы сравнения 12, 14, 16 сопоставляют адреса запросов процессора с каналами 5, б и 7 соответственно,Схема сравнения 15 сопоставляет адре:а запросов каналов б и 7.Прямые выходы схем сравнения 11 - 16 индицируют отсутствие совпадений соответствующих адресов, инверсные - наличие такого события.Канал 7 сам не предъявляет требований, но ему предлагаются все циклы, в которых не нуждаются каналы 5, 6 и процессор, Он сам определяет, требуются ли они ему.Коммутация осуществляется следующим образом.Требования цикла заявляются сигналами 27 - 29. Этими сигналами и сигналом 30 устанавливаются триггеры 31 - 33 регистра 34. Каждому каналу и процессору придан триггер. Одновременно могут быть включены все триггеры,При следующих условиях вкл очается каждый раз один триггер в регистрах 41 и 42Ооозначим прямые и инверсные выходы триггеров 31 - 33 К 1 - КЗ и К 4 - Кб соответственно, Тогда эти условия мо;ут быть записаны булевыми зы,"ажс:1 иями:/К 4 Л К 5 ЛКЗЛСбу К 1 р, К 5 р,Л 1(б Л СЗ ,/ К 4 Л К 2 Л Кб Л С 5 Например, пятое из этих равенств озна чает, что триггер 39 будет установлен в единицу, если процессор и каналы 5 и б заявили требование и оба канала требуют один и тот же блок запоминающего устройства, а процессор требует другого блока, или ес ли процессор и канал б требует различных блоков памяти, а канал 5 не требует блоков памяти, или, если процессор и канал 5 требуют различных блоков памяти, а канал б не выставляет запросов, Требование с 2 ь высшим приоритетом удовлетворяется по кодовой магистрали 9. Следующие приоритеты опрашиваются по очереди, а требование с высшим приоритетом, адрес блока которого отличается от адреса требования, 30 получившего доступ по кодовой магистрали 9, получает доступ по кодовой магистрали 10, С регистра 41 можно считать, какое из устройств получит цикл запоминающего устройства по кодовой магистрали 9,.а с З регистра 42 - по кодовой магистрали 10,Для блоков с высшим и низшим приоритетами требование должно удовлетворяться лишь по одной кодовой магистрали, так как в первом случае всегда будет происхо дить выборка, а во втором случае - лишь если, по крайней мере, имеется одновременно следующее требование, Поэтому требование для канала 5 удовлетворяется по кодовой магистрали 9, для канала 7 лишь по кодовой. магистрали 10,В описанной схеме коммутации в цифровой вычислительной машппе имел место синхронный режим работы, но она применима и в случае асинхронного режима работы. Формула изобретения Цифровая вычислительная машина, содержащая процессор, кодовую магистраль, запоминающие устройства, каналы и схему приоритета, отличающаяся тем, что, с целью повышения быстродействия, она содержит дополнительные кодовые магистрали, связывающие вместе с основной кодовой магистралью запоминающие устройства через схемы коммутации с каналами и процессором, и группу схем сравнения, входы первых схем сравнения соединены с выходами двух каналов, различных в совокупности для каждой схемы сравнения, входы других схем сравнения соединены с выходами канала и процессора соответственно, а выходы схем сравнения соединены с соответствующими входами схемы приоритета, причем канал с высшим приоритетом соединен через схему коммутации, управляющий вход которой соединен с выходом старшего разряда схемы приоритета с первой кодовой магистралью, а канал с низшим приоритетом соединен через схему коммутации, управляющий вход которой соединен с выходом младшего разряда схемы приоритета, с последней кодовой магистралью,: О : Поиск Г- 4 Изд.482арственного комитета ССС113035, Москва, Ж, Рау ж 780 ам пзобрете б., д. 4/5 Тирапо дел кая на Подписноей и от 1 соч" ий