Аналого-цифровой преобразователь двухтактного считывания

(32) Приори Опубликов (45) Дата о т-.а 5,10. 745 толлетень 3 бликования описания 15 Л Гасударственные комитет Совета Министров СССР во делам изобретекий и открытий(71) Заявитель ЛОГОЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬДВУХТАКТНОГО СЧИТЫВАНИЯ 4) 1Известны аналого=цифровые преобразователи 1,АЦП) двухтактного считывания, которые содержат входной усилитель с дискретно=управляемым сопротивлением цепи обратной связи, блок 21 сравнивающих устройств, делитель последовательного типа из 2 резисторов, имеющих одинаковые сопротивленйяе преобразователь параллельного унйтарного кода в К=разрядный двоич- ныР, три К=разрядных регистра с входными блоками схем "И", первый и второй из которых соедийены общим счетчиком, 2 К=разрядный цифра= аналоговый преобразователь обратной связи с входным блоком схем "И", соединенным входами с выходами первого и второго регистров, два блока иэ К двухвходовых схем ттИ" каждый, первые входы которых соединены с устройством управления.В классическом варианте АЦП т 1 т,=таКтыОГО СЧИтЫВаНИЯ ПРИМЕНЯЕТСЯ жусилителей, Схема такого АЦП существеыно упрощается, если использовать только один входной усилитель с дискретно=управляемым коэффициентом усиления, который изме няется перед каждым тактом преобразования посредством переключениясопротивления цепи обратной связи.В двухтактыом АЦП цепь обрат"ной связи входного усилителя со 1 о держит два резистора, Один. постоянно включен между входом и выходом и обеспечивает большее значение коэффициента усиления усилителя. Второй резистор подключается 15 параллельно первому с помощью управляемого ключа, обеспечиваяменьшее значение коэффициента усиления.Однако известыому двухтактно 2 о му АЦП характерна потеря скоростиработы, обусловленная многократным переключением цепей усилителя.Быстродействие этого варианта АЦПв основном определяется скоростьюработы усилителяе который обладает ыаименьшим быстродействием из4478283всех прецизионных аналоговых эле- ми делителя 7 последовательного ментов, используемых в АЦП. Врем типа, содержащего 2 к одинаковых по преобразования примерно равно про" сопротивлению резисторов 8. Вход изведению времени переходного про- делителя 7 подключен к выходу перцесса в усилителе на сумму числа з вой группы 9 переключаемых стабитактов считывания и числа подтак- лизаторов тока, каждый из которых тов аналоговой коррекции, Цель состоит из последовательно соедиизобретения - повышение быстродей- ненных стабилизатора тока 10 и пествия преобразователя, реключателя тока 11. Отношение ведля ее осуществления предла-лчин выходных токов этих стабилигаемый преобразователь содержит торов равно 2 к. В нечетном подпереключаемые стабилизаторы тока, акте любого из тактов преобразовыходы двух из которых подсоеди- ваия к делителю 7 подключается ноны к входу делителя, а входы - стабилйзатор с большим выходным к устройству управленйя, выходы 15 током, в четном подтакте - с мень(К+1) стабилизаторов - к первому шим.выходу делителя, триггер, единич- Сравнивающие устройства блока ный вход которого соединен с б должны обладать относительнрй 2 к=ым выходом блока сравнивающих чувствительностью, равной 1/2 к, устройств, нулевой вход - с уст- при этом максимальный преобразуройством управления, и схему "И", емый сигнал пропорционален числу пеРвым входом подключеннУю к по ФК, Поэтому в первом подтакте следнему, выходом - к счетномувходу второго регистра и вторым сравнивающие устройств работают в входом - к единичному выходу триг грубом" режиме, когда квант прегера и входу (К+1)=го стабилизато- вышает его чувствительность в 2 к ра тока, входы остальных К стаби- раз.лизаторов соединены с выходами Параллельный унитарный код с блоков двухвходовых схем "И", вто- выходов блока б преобразуется прерые входы последних в первом и зо образователем 12 унитарного кода в втором блоках соед,ыены соответст- двоичный и параллельно записываетвенно с выходами первого и треть- ся в регистр 15 через блок схем его регистров."И" 1 Ф по сиг 1 алу записи, поступаНа чертеже приведена схема АЦП ющему из устройства управления 15 двухтактного считывания. з 5(выход 1 б).Схема работает следующим обра- Код с выходов регистра 15 позом. Входной аналоговый сигнал, дается на старшие К входов блока подлежащий преобразованию, подает- схем ЧР 17 цицеро=аналогового преся через резистор 1 на вход усиди- образователя 18 и на входы введентеля Г, который имеет цепь обрат ных первых К схем "И" 19, обьединой связи 5, состоящую из двух ре- ненных попарно выходами с выходами зисторов Ф й ключа 5, соединенного вторых схем пИ" 20. последовательно с одйим из этих В первом подтакте преобразорезисторов, вания схемы "И" 19 открыты, а схеВ первом такте ключ 5 замкнут,4 мы "И" 20 и блок 17 закрытй, по- поэтому сопротивление цепи 5 мини- этому выходные сигналы регистра 15 мально, а коэффициент усиления в этот момент воздействуют на К усилителя 2 становится таким, что переключателей 11 тока второй группри максимальном значении входно- пы переключаемых стабилизаторов го сигнала выходное напряжение 5 отока 21. Выходные токи стабилизаусилителя достаточно для срабаты- торов этой группы пропорциональны вания всех сравнивающих устройств весам К=разрядного двоичного кода, блока б, кроме 2 к=го (К=И/М, где причем меньший ток равен большемую- колйчество разрядов в коде ре- току стабилизатора 10 первой групзультата преобразования). Индиви пы У. Выход второй группы стабилидуальные входы сравнивающих уст- заторов тока 21 соединен с выходом ройств блока 6 соединены с выхода- делителя 7, на котором формируетсянаименьший уровень напряжениясравнения. При переходе ко второмуподтакту преобразования устройствоуправления 15 изменяет сигналы,управляющие группой 9, так, что кделителю 7 подключается мейьшийток. Одновременно с этим закрывается блок схем ПИ 11 1 Ф, и открывается блок схем "И" 22 на входе регистра 25, образующего с регистром15 единый счетчик. На выходах делителя 7 устанавливаются новыеуровни напряжения сравнения в сомветствии с кодом, записанным в рвгист е 15,алев формируется сигнал считывания на выходе 16 устройства 15и код с выходов блока 12 записывается в регистр 25, выходы кото-рого соединены с К младшими входами блока 17. На этом заканчивается первый такт преобразования,и устройство управления 15 осуществляет переход ко второму тактупреобразования. Перед началом второго такта открывается блок схемфи" 17 и схемы "И" 20, закрываетсяключ 5 в цепи обратной связи 5усилителя 2, переключаются сигналыуправления группой 9 закрываютсяблоки схем "И 1 Ф и 22 и открывается блок схем "И" 2 Ф на входе регистра 25, выходы котоого соединены с входами схем "И20.В результате этого на входусилителя 2 начинает воздействовать компенсирующий сигнал обратной связи с выхода цифро=аналогового преобразователя 18. Посколькукоэффициент усиления усилителя 2величился в 2 к раз, то для блокавозникают тв же самые условия,какие были в первом подтакте. Отличие с ос т сит в т ом, чт о из=запогрешности преобразования первоготакта сигнал на выходе усилителя 2может превышать уровень срабатывания для 2 к=го сравнивающего устройства.В этом случае устанавливаетсяв единичное состояние введенный вАЦП триггер 26, единичный вход которого соединей с выходом 2"=госравнивающего устройства блока 6.Сигнал с единичного выхода 5этого триггера подключает к делителю 7 (К+1)=ый стабилизатор тока . группы 21 вес которого в 2 разпревышает вес бйьшего тока стабилизатора группы 9. Таким путемпроисходит компенсация возможной ьпогрешности дискретности первоготакта преобразования, причем выполняется эта коррекция без изменения выходного сигнала ЦАП т.е,без непосредственного воздействия 1 о на вход усилителя 2. Поэтому этакоррекция выполняется значительнобыстрее, так как в этом случаесрабатывают элементы более быстродействующие, чвм входной усили тель.Затем происходит считываниекода с выходов преобразователя 12в регистр 25 через блок 2. Выходные сигналы регистра 25 воздейст вуют на блок 21 аналогично тому,как это было в первом подтакте.На этом заканчивается третий подтакт, и устройство управления 15переключает элементы группы Э, 25 чем осуществляется подготовка кчетвертому последнему) подтактупреобразования.Во время последнего подтактаустройство управления 15 формирует зо сигнал который поступает на входсхемы И" 27, управляемой выходомтриггера 26, и, если она открыта,проходит на счетный вход регистра2. После этого формируется сигнал З 5 28 разрешающий передачу результата преобразования в устроиство более высокого ранга, например, процессор УВМ. После йолучения ответао приеме этим устройством кода ре 4 о зультата преобразования устройствоуправления 15 устанавливает триггер 26 и все регистры в исходновсостояние, а также осуществляетсоответствующее переключение сиг налов управления тактами и подтактами, подготавливая узлы АЦП кочередному преобразованию.В предложенном варианте АЦП посравнению с известными преобразо 5 о вание производится значительнобыстрее, так как в нем наиболеедлительная по времени операциявключения основной обратной связии переключения коэффициента усиле 5 ния входного усилителя осуществляется только один раз - между вторыми третьим подтактами преобразовании.ПРЕДМЕТ ИЗ(ЖРЕТЕНИЯАналого=цифровой преобразователь двухтактного считывания, содержащий входной усилитель с дискретно=управляемым сопротивлением 5 цепи обратной связи, блок 2 й сравнивающих устройств, делитель последовательного типа из 2 к резисторов, имеющих одинаковые сопротивленйя, преобразователь параллель о ного унитарного кода в К-. разрядный двоичный, три К:разрядных регистра с входными блоками схем "И , первый и второй. из которых соединены общим счетчиком, 2 К=разрядный циФ ро=аналоговый преобразователь обРатной связи с входным блоком схем "И", соединенный входами с выходами йервого и второго регистров, два блока из К=двухвходовых схем 20 "И" каждый, первые входы которых соединены с устройством управления, о т л и ч а ю щ и й ся тем,что,с целью повышения быстродействия,он содержит переключаемые стабилйзаторы тока, выходы двух из которых подсоедйнены к входу делителя, а входы - к устройству управления, выходы (К+1) стабилизаторов - к первому выходу делителя,триггер, единичный вход которогосоединен с 2 к=ым выходом блокасравнивающих устройств, нулевойвход - с устройством уйравления,и схему "уп, первым входом подключенную к последнему, выходомк счетному входу второго регистраи вторым входом - к единичному выходу триггера и входу (К+1)=гостабилизатора тока, входы остальных К стабилизаторов соединены свыходами блоков дчухвходовых схем"И", вторые входы последних в первом и втором блоках соединенысоответственно с выходами первогои третьего регистров.447828 Тираж 8 ОСовета Министров СС и открытийая наб 4 одинсное осударстненного комитета по делам изобретений Москва, 113035, Раушс 1 ИИ 1 еит, Москва, Г.59, Бережковская наб., 2 1 редириятие Составитель И,КЯб 8 НОВс 1 т 1актор 1" фО сс 1 РТехред 1 т 1, СОНИНЫ Корректор 11, СТарцЕВа