Статистический анализатор

О Й И (,"АНИ Е изовеетиния 255658 6 оаа Соеетокиз Социзлиотичеокиз РеспубликК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ависимое от авт. свидетельствааявлено 13.1.1968 ( 1225744/18-14). 42 гпз, 15/3 вкиприсоединением ПриоритетОпубликовано 28,Х.1969, Бюллетень3Дата опубликования описания 19.111.197 МПК б 061УДК 681.3:519.2(088,8) Комитет по делам изобретений и открытий прн Совете Министров СССРАвторизобретен Н. Войк Специальное конструкторское бюро биологического приборостроения АН СССРявитель ТАТИСТИЧЕСКИИ АНАЛИЗАТО Данное изобретение относится к области цифровой обработки информации.Известны статистические анализаторы, содержащие входные преобразователи, устройства управления, оинхронизирующее устройство, адресный регистр, арифметический регистр, запоминающее устройство, преобразователь код - аналог и осциллоскоп.Предлагаемый анализатор отличается от известных тем, что к выходам и входам разрядов запоминающего устройства подключены входы .и выходы ячеек регистра сдвига, вход первой ячейки регистра сдвига соединен с выходом переполнения арифметического регистра, шина сдвига регистра через синхронизирующее устройство подключена к выходу переполнения адресного регистра запоминающего устройства и к таймерному устройству, а выходы всех ячеек регистра сдвига через суммирующий усилитель связаны со входами вертикального отклонения осциллоскопа, Это позволяет обеспечить непрерывную обработку информации и выдачу результатов обработки.На фиг. 1 изображена блок-схема предлагаемого анализатора; на фиг. 2 - 3 графически поясняется метод интегрирования в существующем и предлагаемом анализаторах в фиксированный момент времени 1,; на фиг. 4 - ,изображена вычисленная корреляционная функция существующим анализатором; на фиг. 5 - вычисленная корреляционная функция предлагаемым анализатором.Предлагаемый анализатор (см. фиг. 1) содержит входные преобразователи 1, соединен ные с устройством 2 управления и таймерноеустройство 3, имеющее два выхода с различ.ной частотой следования импульсов. Один выход таймерного устройства соединен с устройством 2 управления, а второй - с устрой- О ством 2 управления и единичным входомтриггера 4. Устройство 2 управления соединено с адресным регистром 5, арифметиче. ским регистром б, запоминающим устройством 7 и входом схемы 8 совпадения, второй 5 вход которой соединен с единичным выходом триггера 4, Арифметический регистр своими входами и выходами соединен соответственно с выходами и входами части разрядов запоминающего устройства 7, а выходом пе- О реполнения со входом первой ячейки регистра 9 сдвига, выходы параллельного кода которого соединены со входами другой части разрядов запоминающего устройства 7 и через суммирующий усилитель 10 со входом вср тикального отклонения осциллоскопа 11, а выходы друтой части разрядов запоминающего устройства 7 соединены со входами соответствующих разрядов регистра 9 через диодный переключатель 12, имеющий два управляю- О щих входа - прямой передачи кодов, соеди.3пенный с нулевым выходом триггера 13, и передачи кодов со сдвигом на один разряд, соединенный с единичным выходом триггера 13, Нулевой вход триггера 13 соединен с выходом переполнения адресного регистра, а единичный вход - с выходом схемы 8 совпадения, К единичному выходу триггера 13 подключен нулевой вход триггера 4. Выходы адресного регистра соединены с запоминающим устройством 7 и через преобразователь код - аналог 14 со входом горизонтального отклонения осциллоскопа 11.Регистр 9 сдвига и диодный переключатель 12 образуют сдвиговый регистр, управляемый триггером 13. Разряды всех ячеек запоминающего устройства 7 разбиты на две части: первая (младшие разряды) - соединена с арифметическим регистром б, работает так, как и в известном анализаторе; вторая (старшие разряды) - с регистром 9 и диодным переключателем 12 таким образом, что когда триггер 13 находится в нулевом состоянии, перепись кода из запоминающего устройства 7 в оегистр 9 и обратно осуществляется без сдвига, а когда триггер 13 находится в единичном состоянии, то запись кода из запоминающего устройства 7 в регистр 9 осуществляется со сдвигом на один разряд в сторону старших разрядов, при этом в первую ячейку регистра 9 записывается нуль, а значение старшего разряда кода, считываемого из запоминающего устройства вытирается, и в результате при прямой обратной переписи кода пз регистра 9 в запоминающее устройство 7 код оказывается сдвинутым на один разряд в сторону старших разрядов,Все режимы статистической обработки информации в связи. с порядком доступа к ячейкам запоминающего устройства могут быть разбиты на два класса - режим с последовательным циклическим опросом ячеек запоминающего устройства (как, например, в режиме накопления) и режим с произвольным опросом ячеек как, например, построение функций плотности распределения вероятностей),В режиме с последовательным циклическим опросом ячеек запоминающего устройства работа преобразователя 1, устройства управления 2, таймерного устройства 3, адресного регистра 5, арифметического регистра б и части разрядов запоминающего устройства 7, соединенной с арифметическим регистром б, а такне преооразователя код - аналог 14 и осциллоскопа 11 не отличается от работы соответствующих устройств в известном анализаторе,Информация из первой части разрядов запоминающего устройства во вторую часть передается, как следует, из блок-схемы в виде импульсов переполнения арифметического регистра, которые можно рассматривать как приращения вычисляемого интеграла. Вели. чина приращения, его масштаб, зависит от обьсма арифметического регистра, т, е, от 255658 номера разряда, с которого снимается им пульс переполнения, Подключая выход переполнения к различным разрядам арифметического регистра, можно менять величину эле 5 ментарного приращения интеграла. Количество импульсов переполнения, подсчитанное наопределенном временном интервале длинойТ, т. е, сумма приращений интеграла на интервале, дает значение интеграла на этом10 интервале.Величина интервала интегрирования Т дляпредлагаемого анализатора равна произведению интервала между импульсами на второмвыходе таймерного устройства и количества15 ячеек в регистре 9, Количество ячеек в регистре определяет и возможную точность вычисления интеграла, так как оно равно максимальному количеству элементарных приращений интеграла, т. е. количеству дискрет, на20 которые квантуется интеграл.В режиме с последовательным циклическимопросом ячеек в конце каждого цикла опросана нулевой вход триггера 13 поступает импульс с выхода переполнения адресного реги 25 стра Б, и если в начале следующего цикла непоступает импульс на единичный вход этого триггера, то триггер 13 остается в нулевом состоянии, осуществляя прямую регене.рацию кода во второй группе разрядов запо 50 минающего устройства 7 через диодный переключатель 12 и регистр 9,В арифметическом регистре в этом циклепродолкается вычисление приращений интеграла для всех ячеек, При достижении задан 55 ной величины приращения в какой-либо ячейке запоминающего устройства на выходе пе.реполнения арифметического регистра б появится импульс, который запишется в первуюячейку регистра 9, в которой после предыду.40 щего сдвига хранился нулевой код, а остатокприращения продолжает суммироваться синформацией, поступающей на вход арифметического регистра б для образованиия новогоприращения интегр ал а. Это устр аняет воз 45 можность накопления ошибками, При появле.нии очередного импульса на втором выходетаймерного устройства 3 триггер 4 ставитсяв единичное состояние, запоминая этотимпульс, Схема 8 совпадения триггером 450 подготавливается к открытию, При началеследующего цикла импульс начала цикла, выдаваемый устройством 2 управления, прохо.дит через схему 8 совпадения, устанавливаеттриггер 13 в единичное состояние, а триг 55 гер 4 сигналом с единичного выхода триггерапереводится в нулевое состояние. Такимобразом, если в какой-либо момент предыдущего цикла был выдан импульс со второговыхода таймерного устройства 3, то в начале60 следующего цикла триггер 13 устанавливается в единичное состояние, в котором остается до конца этого цикла, и в течение этогоцикла во всех ячейках запоминающего устройства 7 коды второй части разрядов сдви 65 гаются на один разряд, 255658 6При такой работе второй части разрядов в них запоминаются приращения в порядке их поступления; в первом разряде - вновь поступившее, во втором - поступившие перед этим и т. д. и в последнем разряде - те, с момента поступления которых в момент прихода очередного нового приращения пройдет интервал Т, При последующем сдвиге кол, хранившийся в старшем разряде, забывается, на его место поступает кол из прелыду щего разряда, а первая ячейка,подготавливается для приема очередного значения прцр ащения интеграл а. Если прир ащение поступает до следующего сдвига, в первую ячейку регистра 9 записывается, единица, если оно 15 не поступит, то при сдвиге из первой ячейки во вторую перепишется нуль. Таким образом, количество единиц во второй части разрядов любой ячейки запоминающего устройства всегда равно сумме приращений вычисляемо го интеграла на интервале интегрирования Т, который перемещается вдоль оси времени.Суммирующий усилитель 10 имеет количество входов, равное числу ячеек в регистре 9. Если все входы суммирующего усилителя равно ценны, то он работает как преобразователь код - аналог с одинаковым весом всех разрядов. Напряжение на его выходе прямо пропорционально количеству единиц в регистре 9, т. е. значению интеграла на интервале з 0 Т, взятому с прямоугольной весовой функ-.цией забывания, т. е. с равноценным вкладом каждого приращения в значение интеграла, независимо от момента поступления в пределах интервала Т. Изменение весовых значе ний входов суммирующего усилителя позволяет получить любую форму весовой функции забывания.В режиме с произвольным порядком опроса ячеек запоминающего устройства работа 40 ,предлагаемого анализатора отличается от работы с последовательным циклическим опросом только тем, что по импульсу, поступающему со второго выхода таймерного устройства 3 на устройство 2 управления, последнее 45 организует один цикл последовательного опроса ячеек запоминающего устройства, в течение которого осуществляется сдвиг кодов во второй части разрядов аналогично описанному выше, после чего обработка продолжа ется обычным образом до прихода следующего импульса со второго выхода таймерного устройства.Таким образом, во всех ячейках предлагаемого анализатора методом суммирования,при ращений осуществляется вычисление текущего интеграла вида 1 (1, Т) =-. .тЛ1 - тс точностью до Лискреты,где 1 - время отсчитываемое с момс 1;тя начала обработки;Т - заданный интервал интсгрпровзппя;1(г, Т) - значение интеграла, ьычпслснногона интервале от 1 - Т ло 1 В момсптвремени 1.;х(1) - исследуемый процесс, поступающийна вход;срх(1)- подынтегральняя функция, впл которой определяется режимом обработки.Таким образом, если известный яндлпзд 1 орВыисляет стят 1 стическпе хдрдктср 11 стпк 11,интегрируя на интервале 0+1 (см. Снг. 2), топредлагаемый осуществляст интегрированиена интервале ( - Т), 1, т. с. пд пнтсрваледлиной Т, перемещающемся влоль оси времени (как показано на фиг. 3). В рсзультятсхарактеристика, напрмер, коррел 51111011 н 51фУНКЦ 11 Я, ВЫДЯВ ЯСМ ЯЯ СУЩССТВ 101 Ц 1 М 111 Л 1 затором, имеет впл, пзобракснны пд фпг, 4,а предлагаемый анализатор выдает информацию об изменении всей корреляционной функции во времени ииг, 5): корреляционнаяфункция в пропзвольнь 1 й момент Времени 7,имеет вид по сечению А и кривая измснсппязначения корреляционный функции во врсмени для произвольного аргумента т, имсет вплпо сечению Б,Предмет изобретен;яСтатистический анализатор, содержащий входные преобразователи, устройства управления, спнхронизирующее устройство, адресный регистр, арифметический регистр, запоминающее устройство, таймер ное устройство. и реобразователь кол - аналог и осцнллоскоп.от,ачающийся тем, что, с целью обеспечения непрерывной обработки информации и выдачи результатов обработки, к выхолам и входам разрядов запоминающего устройства полключены входы н выходы ячеек рсгистр сдвига, вход первой ячейки регистра слвпгд соединен с выходом переполнения арифмстпческого регистра, шина сдвига регистра через синхронизирующее устройство полключсна к выходу переполнения адресного рсгпстрз запоминающего устройства и к таймерному устройству, а выходы всех ячеек регистра СЛВВ- га через суммирующий усилитель связднь 1 со входами вертикального отклонения осцпллоскопа.255658 Р С 7 ( г.5 ащи Колаб Реда Корректо Т. В. Данил вина Заказ 504/10 ЦНИИПИ К оставитель Техред Л Тираж 480 итета по делам изобретений и открытий при Москва Ж, Раушская наб., д. 4/биография, пр. Сапунова, 2 Подписное овете Министров СССР