Оперативное запоминающее устройство с блокировкой неисправных запоминающих

О П И С А Н ИЕ 370650ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических РеспубликКамитат па дааате раабретеаик и открытие при балете ккиииатраа СССРУД К 681.327.66 (088,8) Авторизобретения Л. М. Чахоян Заявитель ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С БЛОКИРОВКОЙ НЕИСПРАВНЫХ ЗАПОМИНАЮЩИХ ЭЛЕМЕНТОВИзобретение относится к области вычислительной техники и может .быть использовано в цифровых вычислительных машинах.Известно оперативное запоминающее устройство (ОЗУ) с блокировкой неисправных запоминающих элементов, содержащее регистр адреса, дешифратор кода адреса, нако-. питель, регистры информационных разрядов, ячейку контроля на четность, схему обнаружения неисправности и дополнительное поле для запоминания информации неисправных андресов. Если в каком-либо информационном разряде .имеется неисправный ЗЭ, то эта неисправность обнаруживается после контроля на четность, а затем в исправные разряды этого адреса записывается код нового адреса даполнительного поля для запоминания информации. ОЗУ работает при этом следующим образом: на регистр адреса ОЗУ поступает код адреса, согласно которому выбирается информация. При выдаче исправной информации ОЗУ функционирует как обычно. При наличиями же неисправности нроисходит обращение к дополнительному полю по коду адреса, записанному в неисправном адресе. Таким образом, при наличии неисправности в каком-либо адресе для получения исправной информации необходимо дважды обращаться к ОЗУ,Однако это устройство характеризуется малым быстродействием из-за необходимостиповторного обращения к ОЗУ и выделением,дополнительного поля для запоминания информации неиспоавных адресов,5 Для упрощения и повышения быстродействия ОЗУ с блокировкой неисправных за,поминающих элементов выход блока обнаружения неисправного адреса соединен со входами ячейки контроля на четность, неисправ 1 О ного разряда регистра информационных разрядов и блока сравнения признака четности,,другой вход неисправного разряда регистраинформационных разрядов соединен со входом ячейки контроля на четность, а выход15 блока формирования признака четности сое,динен с другим входам ячейки контроля начетность. При этом считается, что в неисправных адресах ОЗУ содержится не более одного неисправного элемента.20 На чертеже приведена блок-схема предлагаемого оперативного запоминающего устройства с блокировкой неисправных запоминающих элементов.Устройство содержит регистр адреса 1,25 дешифратор кода адреса 2, блок обнаружения неисправного адреса 3, накопитель 4, регистр информационных разрядов б, ячейкиконтроля на честность 6, блок формированияпризнака четности 7, блок сравненияЗО признака четности 8. Регистр информационных разрядов 5 содержит неисправный разряд 9 и ислравные разряды 10, 11, 12.Блок обнаружения неисправного адреса 3 связан с неисправным разрядом 9 и ячей,кой контроля на четность 6. Вход неисправного разряда 9 от шин кода числа 13 соединен со входом ячейки контроля на четность 6, а вход разряда 6 от накопителя 4 соединен со входом разряда 9. Блок 3 блокирует вход блока 8. В ячейку 6, связанную с блоком формирования признака четности 7, записывается код контроля на четность. Прием и выдача информации накопителем 4 производится регистром информационных разрядов 5 и ячейкой контроля на четность 6.Код адреса 14 поступает одновременно на регистр адреаса 1 и блок обнаружения неисправного адреса 3, Согласно коду адреса выбирается один из выходов дешифратора 2 и адресов накопителя 4. Если адрес исправный, т, е, не содержит заранее известных неиоправных запоминающих элементов, работа ОЗУ в режимах Запись и Чтение происходит как обычно: в режиме Запись код чиела И, содержащий коды информационных разрядов 9, 10, 11, 12 и код ячейки контроля на четность 6, записывается в накопитель 4, в режиме Чтение информация считывается из накопителя 4, проверяется на четность и поступает на кодовые шины числа 16. При обнаружении неисправности выдается сигнал Ошибка 16,Если известно, что запоминающий элемент в адресе неисправный, то при обращении по этому адресу на выходе блока обнаружения неисправного адреса 3 формируется сигнал.В режиме Запись выходной сигнал блока 3 блокирует входы кода числа И разрядов 6 и 9 и разрешает запись в ячейку 6 информации разряда 9. При этом в ОЗУ записывается исправная,информация информационных разрядов, причем вместо кода контроля на четность записывается информация неисправного разряда,В режиме Чтение выходной сигнал блока 3 блокирует входы разрядов 6 и 9 сигналов из накопителя 4. В разряд 9 поступает исправная,информация этого разряда из разряда 6, Одновременно сигнал блока 3 посту пает на блок сравнения 8, блокирует его входы и разрешает поступление сигнала с выхода блока 7 на вход ячейки 6, где записывается признак (код) контроля на четность. Следовательно, из ОЗУ считывается исправная 1 О информация информационных разрядов, определяется код контроля на четность, и поступает на соответствующие им кодовые шины 1 б.Таким образом при обращении по неисправному адресу в режиме Запись инфор мация неисправного разряда записывается вячейку контроля на четность, а информация этого разряда блокируется; в режиме Чтение информация ячейки контроля на четность из накопителя поступает на вход неис правного разряда, а на выход ячейки контроля на четность поступает признак четности.Предмет изобретения25Оперативное запоминающее устройство сблокировкой неисправных запоминающих элементов, содержащее регистр адреса, соединенный через дешифратор кода адреса с на- ЗО копителем, блок обнаружения неисправногоадреса, регистр информационных разрядов, ячейки контроля на четность, блок формирования признака четности и блок сраанения признака четности, отличающееся тем, что, З 5 с целью упрощения и повышения быстродействия устройства, выход блока обнаружения неисправного адреса соединен со,входами ячейки контроля на четность, неисправного разряда регистра ивформационных разрядов 4 О,и блока сравнения признака четности, другойвход неисправного разряда регистра информационных разрядов соединен со входом ячейки контроля на четность, а выход блока формирования признака четности соединен с 45 другдм входом ячейки контроля на четность.370650 дактор Е. Гончар Заказ 186/684 Изд,220 Тираж 576 Подпнсно ЦНИИПИ Комит та по делам изобретений и открытий при Совете Министров ССС 1 Москва, Ж, Раушская иаб., д, 4/5 ип, Харьк. фил, пред, Патент Составитель Ю. Розентал Техред Т, Курилко Корректоры: И. Божко и 3, Тарасова