Устройство для управления трехфазным асинхронным электродвигателем

(505 Н 02 Р 1/4 ОП НИЕ ИЗОБРЕТЕ ЕНИЯ Л ЕКТх медиающих ть изоойство вления, технои рованных, ом, де,2 ил. Т. В. Масловадетельство СССР02 Р 7/42, 1982. детельство СССР02 Р 7/42, 1982.м устройств м, 1 э. и. ф-л Изобретение относится к электротехнике, и может быть использовано в медицинском оборудовании для регулированияскорости перемешивающих устройств.Целью изобретения является повышение точности регулирования частоты вращения,На фиг. 1 показана функциональная схема устройства для управления трехфазнымасинхронным электродвигателем,На фиг. 2- функциональная схема блока вуправления асинхронным электродвигате- влем, СУстройстводля управления трехфазным иасинхронным электродвигателем содержит ткомпаратор 1, выход которого подключен к"С" входу триггера 2, две оптопары 3, 4, эвыходами подключенными к второму и дтретьему входам блока 5 управления, пер- ввый вход которого соединен с выходом триг- кгера 2, выходы с седьмого по двенадцатый . рблока 5 управления подключены к коммути- ирующим элементам 6, Я-вход триггера 2 - к гпервому выходу блока 5 управления, входы в Ы ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР%20аучно-исследовательский укторский институт по авму электроприводу в проельском хозяйстве и на ав.Задо 1818674 А 1(54) УСТРОЙСТВО ДЛЯ УПРАВЛ ТРЕХФАЗНЫМ АСИНХРОННЫМ Э РОДВИГАТЕЛЕМ(57) Использование: в электропривода цинского оборудования и перемешив устройств, например, крови. Сущнос бретения заключается в том, что устр дополнительно снабжено блоком уп ра компаратором, двумя опторазвязками логических параметров, шинным форм телем адреса и да постоянно-запоминающишифратором, индикаторо ь с четвертого по одиннадцатый блока 5 управления подключены ко входам восьми- разрядного адресного регистра 7, выходы с третьего по шестой блока 5 управления подключены ко входам дешифратора 8, выходами связанного индикатором 9, второй выход блока 5 управления и выходы восьми- разрядного адресного регистра 7 подсоединены ко входам постоянно-запомина ощего блока 10, выходами связанного со входами осьмиразрядного адресного регистра 7, к ыходам коммутирующих элементов 6 подоединены оптотиристарные модули 11 для одключения статорной цепи злектродвигаеля 12,Блок 5 управления содержит первый лемент 13 2 И-НЕ, счетчик-делитель 14 на венадцать, двоичный счетчик 15, первый осьмиразрядный регистр 16 с регулировой записи информации, второй восьмиразядный регистр 17 с регулировкой записи нформации, первый восьмираэрядный реистр 18 на триггерах-защелках, второй осьмиразрядный регистр 19 на триггерах 1818674защелках, три элемента 20, 21, 22, НЕ, двоичный дешифратор 23 на восемь направлений, восьмиразрядный регистр 24 сдвига, сумматор 25, второй элемент 26 2 И-НЕ, элемент 27 2 ИЛИ-НЕ, реверсивный восьмираэрядный регистр 28 сдвига, восьмиразрядный последовательно сдвигающий регистр 29, третий восьмиразрядный регистр 30 с регулировкой записи информации, статический оперативно-запоминающий блок 31, выход первого злемента 13 2 И-Н Е подключен ко входу счетчика-делите ля 14 на двенадцать, выходами связанного со входами двоичного счетчика 15, входы управления счетчика-делителя 14 на двенадцать, двоичного счетчика 15, восьмиразрядных регистров 16, 17, 30 с регулировкой записи информации, восьмиразрядных регистров 18, 19 на триггерах-защелках, двоичного дешифратора 23 на восемь направлений, восьмиразрядного регистра .24 сдвига, реверсивного восьмиразрядного регистра 28 сдвига, восьмиразрядного последовательно сдвигающего регистра 29, статического оперативно-запоминающего блока 31, вход элемента 27 2 ИЛИ-НЕ, а также выходы счетчика-делителя 14 на двенадцать и двоичного счетчика 15 объединены в шину управления, входы данных и адреса, восьмираэрядных регистров 16, 17, ЗО с регулировкой записи информации, восьми- разрядных регистров 18, 19 на триггерах-защелках, реверсивного восьми- разрядного регистра сдвига 28, восьмиразрядного последовательно сдвигающего регистра 29, статического оперативно-запоминающего блока 31, первый вход сумматора 25, а также выходы данных и адреса первого и второго восьмиразрядных регистров 16, 1 с регулировкой записи информации, восьмиразрядного регистра 24 сдвига, реверсивного восьмиразрядного регистра 28 сдвига, восьмиразрядного последовательно сдвигающего регистра 29, статического оперативно-запоминающего блока 31, выходы сумматора 25, второго элемента 262 И-НЕ, элемента 27 2 ИЛИ-НЕ объединены в шину данных и адреса, выходы элементов20, 21, 22 Н Е соединены со входами двоичного дешифратора 23 на восемь направлений, выходами связанного со входами восьмиразрядного регистра 24 сдвига, выход которого подключен к второму входу сумматора 25, вход второго элемента 26 2 И-НЕ - к выходу реверсивного восьмиразрядного регистра 24 сдвига, выходы третьего восьмиразрядного регистра 30 с регулировкой записи информации подключены ко входам статического оперативно-запоминающего блока 31, вход элементов 20, 21, 22 НЕ и восемь выходов второго восьмиразрядного регистра 17 с регулировкой записи информации образуютвходы блока 5 управления, шесть выходовпервого восьмиразрядного регистра 18 на5 триггерах - защелках и шесть выходов второго восьмираэрядного регистра 18 на триггерах-защелках образуют выходы блока 5управления.Устройство управления работает следу 10 ющим образом. Каждая операция, которуювыполняет блок управления идентифицируется единственным байтом информации,называемым кодом команды или кодом операции. Выборка команды осуществляется15 следующим образом: первоначально адрес,хранящийся в двоичном счетчике 15, передается по выходу в постоянно-запоминающий блок 10, из которого адресованныйбайт команды возвращается в устройство20 управления, которое запоминает его в 8-миразрядном регистре 24 сдвига. Код команды, записанный в 8-ми разрядном регистресдвига поступает по 2-му выходу в сумматор25, во второй элемент 26 2 И-НЕ и элемент27 2 ИЛИ-НЕ,Сумматор 25,второй элемент 26 2 И-НЕи элемент 27 2 ИЛИ-НЕ выполняют арифметические и логические операции с двоичными числами; принимают 8-ми разрядныеЗО слова данных от одного или двух источникови генерирует 8-ми разрядный результат.Сумматор 25, второй элемент 26 2 И-НЕи элемент 27 2 ИЛИ-НЕ выполняют функциисложения с переносом или без него, опера.ции И, ИЛИ, исключающего ИЛИ, инкремен-.тирование (декрементированиесодержимого регистров), циклический сдвигвлево, вправо. Если команда двухбайтовая,то первый байт, выбранный из памяти, по 40 мещается в 8-ми разрядном регистре 24сдвига, а следующий байт - в реверсивном8-ми разрядном регистре 28 сдвига,Кроме того, что сумматор 25, второй элемент 26 2 И-НЕ и элемент 27 2 ИЛИ-НЕ выполняютарифметические и логическиеоперации с двоичными числами, в нем жевырабатываются биты признаков, которыеотражают условия, возникающие в процессе арифметических и логических операций.50 В зависимости от состояния бита признакареализуются переходы при выполнениипрограммы, Обычно один из операндов, скоторыми работает сумматор 25, второйэлемент 262 И-НЕ и 272 ИЛИ-НЕ содержит 55 ся в 8-ми разрядном последовательно сдвига ющем регистре 29.При выполнении операций 8-ми разряд.ный последовательно сдвигающий регистр29 является регистром-источником данных5 10 15 20 25 30 35 40 45 ником (содержит результат), Данные 2-го 8- ми разрядного регистра 17 с регулировкой записи информации обычно проходят через 8-ми разрядный последовательно сдвигающий регистр 29. Резидентная память для статического оперативно-запоминающего блока 31 организовывается из нескольких 8-ми разрядных слов и используется для хранения. часто требуемых промежуточных результатов. Выход первого элемента 13 2 И-НЕ подключен к входу счетчика-делителя 14 на двенадцать в совокупности обеспечивают инициализацию работы устройства управления, подсчет внешних событий и получение точных временных интервалов.При переходе основной программы управления на подпрограммы, а также при обработке внешних и внутренних прерываний фиксируется внутреннее состояние системы в первом 8-ми разрядном регистре 16 с регулировкой записи информации. На логический элемент 20 НЕ со входом Овх 1 5 поступают сигналы внешнего прерывания (1 КТ), на логический элемент 21 НЕ со входом Овх 2 5 - запуск системы ТО), на логический элемент 22 НЕ со входом Овхз 5 - аварийное отключение (Т 1), которые преобразуются в стандартные по уровню сигналы для дальнейшей обработки в двоичном дешифраторе 23 на восемь направлений. Выходы блока 5 управления с седьмого по двенадцатый подключены к коммутирующим элементам 6 через оптотиристорные модули 11 к статорной цепи электродвигателя 12. Регулирование скорости осуществляется за счет изменения частоты и действующего значения напряжений на статорные обмотки электродвигателя 12,Таким образом изобретение по сравнению с прототипом позволит осуществить плавный пуск, останов, регулирование скорости, работу в длительном режиме на пониженных скоростях, расширение технологических возможностей.Ф о р мул а изобретения 1. Устройство для управления трехфазным асинхронным электродвигателем, содержащее коммутирующие элементы и оптотиристорные модули для подключения статорной цепи электродвигателя, триггер, о т л и ч а ю щ е е с я тем, что, с целью повышения точности регулирования частоты вращения, в него введены блок управления с один надцатью входами и двенадцатью выходами, компаратор, две оптопары, восьмиразрядный адресный регистр, постоянно-запоминающий блок, индикатор, дешифратор, выход триггера подключен. к первому входу блока управления, к второму и третьему входам которого подключены выходы оптопар, входы с четвертого по одиннадцатый блок управления подключены к входам восьмиразрядного адресного регистра, С-вход триггера подключен к выходу компаратора, Я-вход триггера - к первому выходу блока управления, втьрой выход которого и выходы восьмиразрядного адресного регистра подсоединены к входам постоянно-запоминающего блока, выходами связанного с входами восьмиразрядного адресного регистра, выходы с третьего по шестой блока управления подключены к входам дешифратора, выходами связанного с индикатором, а выходы управляющих электродов оптотиристорных модулей через коммутирующие элементы подключены к выходам с седьмого по двенадцатый блока управления,2. Устройство по и. 1, о т л и ч а ю щ е ес я тем, что блок управления содержит два элемента 2 И-НЕ, счетчик-делитель на двенадцать, двоичный счетчик, три восьмиразрядных регистра с регулировкой записи информации, два восьмиразрядных регистра на триггерах-защелках, три элемента И, двоичный дешифратор на восемь направленийвосьмиразрядный регистр сдвига, сумматор, элемент 2 ИЛИ-НЕ, реверсивный восьмиразрядный регистр сдвига, восьми- разрядный последовательно сдвигающий регистр, статиЧеский оперативно-запоминающий блок, выход первого элемента 2 ИНЕ подключен к входу счетчика-делителя на двенадцать, выходами связанного с входами двоичного счетчика, входы управления счетчика-делителя на двенадцать, двоичного счетчика, восьмиразрядных регистров с регулировкой записи информации, восьми- разрядных регистров на триггерах-защелках, двоичного дешифратора на восемь направлений, восьмиразрядного регистрасдвига, реверсивного восьмиразрядного регистра сдвига, восьмиразрядного последовательно сдвигающего реги-;ра,статического оперативно-запоминающего блока, вход элемента 2 ИЛИ-НЕ, а такжевыходы счетчика-делителя на двенадцать и двоичного счетчика обьединены в шину управления, входы данных и адреса восьми- разрядных регистров с регулировкой записи информации, восьмиразрядных регистров на триггерах-защелках, реверсивного восьмиразрядного регистра сдвига, восьмиразрядного последовательно сдвигающего регистра, статического оперативно-запоминающего блока, первый входсумматора, а также выходы данных и адреса первого и второго восьмиразрядных регистров с регулировкой записи информации, восьмиразрядного регистра сдвига, ревер1818674 фие. 1 сивного восьмиразрядного регистра сдвига, восьмиразрядного последовательно сдвигающего регистра, статического оперативно-запоминающего . блока, выходы сумматора, второго элемента 2 И-НЕ, эле мента 2 ИЛИ-НЕ объединены в шину данных и адреса, выходы элементов НЕ соединены с входами двоичного дешифратора на восемь, направлений, выходами связанного с входами восьмиразрядного 10 регистра сдвига, выход которого подключен к второму входу сумматора, вход второго элемента 2 И - НЕ - к выходу реверсивного восьмиразрядного регистра сдвига, выходы третьего восьмиразрядного регистра с регулировкой записи информации подключены к входам статического оперативно-запоми-. нающего блока, вход элементов НЕ и восемь выходов второго восьмиразрядного регистра с регулировкой записи информации образуют входы блока управления, шесть выходов первого восьмиразрядвого регистра на триггерах-защелках и шесть выходов второго восьмиразрядного регистра на триггерах-защелках образуют выходы блока управления,1818674 Редактор А. Кол Коррект нко оизводственно-издательский комбинат "Патент", г, Ужгород. ул, Гагарина, 101 Составитель Т.Маслова ехред М.Моргенталаз 1940 Тираж ВНИИПИ Государственного комитета по изо 113035, Москва, Ж, РаПодписноетениям и открытиям при ГКНТ СССкая наб., 4/5