Многопортовое запоминающее устройство

ООЗ СОВЕТСКИХОЦИАЛИСТИЧЕСКИХЕСПУБЛИК 48 А я)5 6 06 Р 13 14 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР С:Д 1 Р:".Л .с -ПИСАНИЕ ИЗОБРЕТЕНИЯ вательс ИНАЮЩЕЕ числителььзовано для многопротем, Целью К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(56) Авторское свидетельство ССВ 1179361, кл. 6 06 Р 13/14, 19Авторское свидетельство ССМ 1256037, кл. О 06 Р 13/14, 19(57) Изобретение относится к впой технике и может бысть исполпостроения многоканальных ицессорных вычислительных сис Предлагаемое изобретение относится к вычислительной технике и может быть использовано для построения многоканальных и многопроцессорных вычислительных систем (ВС) с использованием некоторого ресурса памяти общего пользования,Известно вычислительн сопряжения,шин диспетче шину диспетч тов, блоки служ(1). Известное имеет большо доступа к дан Наиболее ности к предл нальное устро между модуляустройство для сопряжения, ых машин, содержащее блоки коммутаторы, блоки захвата ра, информационные шины, ера, блоки адаптеров абоненебных триггеров коммутатора устройство излишне сложно, е время и сложную процедуру близким по технической сущагаемому является многокайство для обмена данными циями вычислительной систеизобретения является уменьшение времени обращения к памяти устройства, Устройство содержит первый, второй и третий дешифраторы, с первого по седьмой элементы ИЛИ, с первого по девятый элементы И, формирователь импульсов, первый, второй и третий элементы задержки, накопитель, первый, второй и третий О-триггеры, блок постоянной памяти. первый, второй и третий шинные формирователи, первый, второй и третий триггеры Шмидта, коммутатор, Устройство позволяет обеспечить асинхронную независимость процессов доступа к индивидуальным и общим секторам памяти вычислительной системы с быстрым разрешением конфликтов обращения. 1 ил., 3 1 табл. мы, содержащее каналы 1 (количество которых равно количеству модулей ВС), каждый из которых содержит четыре триггера, первый, третий и второй элементы Н Е, первый - четвертый, шестой, пятый, седь- ф мой, восьмой, восьмой элементы И, вто- О рой, первый и третий элементы ИЛИ, Ь первый, третий, второй и четвертый эле менты задержки, два формирователя импульсов, четыре элемента И НЕ, два блока буферной памяти четыре счетчика, две схемы сравнения, дешифратор, вход сигнала опроса канала, выход сигнала опроса канала, информационные вход и выход канала, выход сигнала разрешения запроса канала прерывания канала, вход сигнала запроса канала, линию запроса устройства, шину запрета устройства, шину стробирования устройства, шину ответа устройства, шину адреса, устройства, шину данных устройства(2). Известноеустройство принято за прототип.Недостатком известного устройства является большое время пересылки данных от одной ЭВМ к другой, узкие функциональные возможности иэ-эа отсутствия циклического приоритета доступа для исключения столкновений, раздельный (па каналам ЭВМ) ресурс ЗУ, большая аппаратная избыточность.Целью изобретения является уменьшение времени обращения к памяти устройства.Устройство содержит первый 4, второй 5 и третий 6 дешифраторы, с первого по шестой элементы ИЛИ 13-18, с первого по девятый элементы И 19-27, формирователь импульсов 28, первый 29, второй 30 и третий 31 элементы задержки, накопитель 36, первый 42, второй 43 и третий 44 Р-триггеры, блок постоянной памяти 48, первый 49, второй 50 и третий 51 шинные формирователи, первый 52, второй 53 и третий 54 триггеры Шмидта, седьмой элемент ИЛИ 58, коммутатор 59.На чертеже также обозначены первая 1, вторая 2 и третья группы адресных входоо, первый 7, второй 8 и третий 9 входы чтения, первое 32, второе ЗЗ и третье 34 группы информационных входов - выходов, адресные входы накопителя 35, информационные выходы 37 и входы 38 накопителя, первый 39, второй 40 и третий 41 входы обращения, первая 45, оторая 46 и третья 47 группы входов адреса страницы памяти, первый 55, отарой 56 и третий 57 выходы сигналов готовности,Устройство работает следующим образом, На шины 45, 46 и 47 поступает номер (адрес) страницы ОЗУ, в которой работает устройство. С выходов дешифраторов 4, 5 и 6 признак выборки адреса устройства поступает на входы Р-триггеров 42,43 и 44, где фильтруется сигналами начала машинного цикла, поступающими по шинам 39, 40 и 41 и поступают иа соответствующие адресные входы блока 48. Цель фильтрации сигналов выборка адреса исключение самовозбуждения блока 48 при быстрой смене сигналов на адресных шинах 1, 2 и 3 при смене текущего адреса, особенно при переходе шин адреса в выключенное состояние. Пары логических элементов 13 и 19, 14 и 20, 15 и 21 формируют признак обращения в режимах записи или чтения памяти, далее эти сигналы поступают на соответствующие адресные входы блока 48. Каждый из трех младших информационных разрядов блока 48 соединен со входом узла триггера Шмидта - элемент задержки, выход которою сое 10 15 20 25 30 35 40 45 50 55 динен с соответствующими младшими адресными входами блока 48, образуя положительную асинхронную обратную логическую связь. Таким образом, блок 48представляет собой и оыполияет функцию определенной совокупности комбинаторных логических элементов и асинхронных триггеров, конкретные логические функциикоторых и электрические связи между которыми определяют таблицей прошивки блока 48 (смотри таблицу).Шинные формирователи 49, 50 и 51 позволяют сформировать из двунаправленных шин 32, 33 и 34 данных две шины данных устройства, информационную выходную шину 37 и информационную входную шину 38. Управление шинными формирователямиосуществляется комбинаторным логическим узлом, выполненным на элементах22, , 27, 16, 17 и 18, иа оходы которогопоступают сигналы разрешения канала сблока 48 и сигналы записи чтения памяти отмикро ЭВМ,.Комбинация адресов устройства осуществляется коммутатором 59, управляемымсигналами разрешения канала, поступающими с блока 48.Элемеит 58 и формирователь импульсов28 формируют импульс записи для накопителя 36,Рассмотрим простейший случай обращения одной микро ЭВМ к устройству орежиме записи в память одного байта информации,С шины 7 на адресные входы блока 48поступает сигнал записи, При совпадениисоответствующих обращений и записи иамладшем (нулевом) выходе ПЗУ формируется сигнал разрешение канала 1, которыйпоступает также на младший (нулевой) ад-.ресный вход блока 48 для запоминания этого события. Сигнал разрешения канала 1 всочетании с сигналом зались открываетшинный формирователь 49 в направленииот шины 32 данных (микро ЭВМ) к входу 38накопителя, Сигнал разрешения канала 1открывает также коммутатор 59 в направлении от шины 1 адреса (микро ЭВМ) к входу35 (накопителя). Логические элементы 23,25, 27 и 28 формируют сигнал запись. Формирователь импульсов 28 формирует издлинного сигнала запись строб в накопитель расположенный гарантированно внутри сигнала запись, Режим. чтения памятипринципиально не отличается от режима записи памяти,К данному устройству может быть подключена несколько микро ЭВМ (число которых принципиально ие ограничено).Расширением вероятнь 1 х конфликтных си 1758648туаций, связанных с временным наложением циклов записи-чтения различных микро ЭВМ, работающих асинхронно, занят логический узел, выполненный на основе блока постоянной памяти 48.В общем виде механизм разрешения конфликтов таков, При обращении второй (номер условен) микро ЭВМ к устройству во время начавшегося цикла записи или чтения первой микро ЭВС второй микро ЭВМ по шине готовность выдается сигнал не готов, блокирующий вторую микро ЭВМ вплоть до окончания цикла записи или чтения первой микро ЭВМ, после чего вторая микро ЭВМ может продолжить свой цикл записи или чтения при условии, если за это время (ее блокировки) не поступил запрос на обслуживание от микро ЭВМ с большим приоритетом доступа (рейтинг уровня приоритетов доступа заложен в блок 48, в противном случае вторая микро ЭВМ остается заблокированной вплоть до окончания цикла записи или чтения третьей микро ЭВМ,При одновременном обращении двух и более микро ЭВМ разрешение доступа выдается микро ЭВМ с большим уровнем приоритета доступа.Дешифраторы 4, 5 и 6 и блок 48 могут быть реализованы на микро ЭВМ схеме типа 556 РТ 5, триггеры Шмидта 52, 53 и 54 на микросхеме типа 133 ТЛ 2, элементы задержки на любом логическом элементе (например, на микросхеме 133 ЛИ 1), шинные формирователи 49, 50 и 51 на микросхеме типа 585 БА 85, накопитель 36 на микросхемах типа 541 РУ 1.Формирователь импульсов 28 может быть выполнен на микросхеме типа 133 ПГЗ.Коммутатор 59 можст быть выполнен на трех микросхемах типа 585 ВА 36, соответствующие выходы которых обьединены, а вход разрешения каждого канала соединен с выводом 11 микросхемы,Технико-эконол ические показатели предлагаемого устройства обеспечиваются сокращением обьема аппаратной части, сокращением времеи доступа(для микро ЭВМ данное устройство явггяется транспарентной частью ого собственной памяти), быстрым разрешением конфликтоз и неограниченностью объема памяти и числа микро Э ВМ, подключенных к данному устройству. Формула изобретения Многопортовое запоминающее устройство, содержащее первый, второй и третий дешифраторы, с первого по шестой элементы ИЛИ, с первого по шестой элементы ИЛИ, с первого по девятый элементы И, формирователь импульсов первый, второй 5 10 15 20 25 30 35 40 45 50 55 и третий элементы задержки, накопитель, входы первых групп первого, второго и третьего дешифраторов являются соответствующими адресными входами устройства, первые входы первого, второго и третьего элементов И соединены соответственно с выходами первого, второго и третьего элементов ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени обращения к памяти устройства, в него введены первый, второй и третий О-триггеры, блок постоянной памяти, седьмой элемент ИЛИ, первый, второй и третий триггеры Шмидта. первый, второй и третий шинные формирователи и коммутатор, выходы которого соединены с адресными входами накопителя, информационные входы и выходы которого соединены соответственно с информационными выходами и информационными входами первых групп соответственно первого, второго и третьего шинных формирователей, информационные входы вторых групп которых являются соответствующими информационными входами-выходами устройства, информационные входы первой, второй и третьей групп коммутатора соединены с входами пеовых групп первого, второго и третьего дешифраторов. входы вторых групп которых являются соответствующими адоесными входами выбора страниць. памяги устройсгва, выходы первого, второго и третьего дешифраторов соединены соответственно с информационными входами первого, второго и третьего О-триггеров, входы синхронизации которых являются соответствующими входами обращения устройства, выходы пе рвого, второго и третьего О-триггеров соедииены с соответствующими адресными входами блока постоянной памяти и с вторыми входами первого, второго и третьего элементов И соответственно, выходы которых соединены со старшими адресными входами блока постоянной памяти, соответствующие младшие выходы которого соединены с входами первого, второго и третьего триггеров Шмидта, выходы которых соединены с входами элементов задержки, выходы которых соединены с соответствующими младшими адресными входами блока постоянной памяти, с управляющими входами коммутатора и с первыми входами элементов. И с четвертого по девятый соответственно, вторые входы которых соединены соответственнс с входами первого, второго и третьего элементов ИЛИ и являются соответствующими входами записи и чтения устройства, выходы четвертого, шестого и восьмого элементов И соединены суправляющими входами первого, второго и третьего шинных формирователей и с первыми вхо1758648 дами четвертого. пятого и шестого элементов ИЛИ соответственно, вторые входы которых соединены с выходами пятого, седьмого и девятого элементов И соответственно и с входами седьмого элемента ИЛИ, выход которого соединен с входами формирователя импульсов, выход которого соединен с входом записи накопителя, вход Многопортовое 3 У вычислительной системыПрошивка ПЗУтаблица А В С Д Е Г 123456789 1011121314150000 0010 0020 0030 0040 0050 0060 0070 0080 0090 ООАО ООВО ООСО ООДО ООЕО ООГО 0100 0110 0120 0130 0140 0150 0160 0170 0180 0190 01 АО 01 ВО 01 СО 01 ДО 01 ЕО 01 ГО выборки которого соединен с соответствующим выходом блока постоянной памяти, соответствующие выходы которого являются выходами сигналов готовности устройства.5 выходы четвертого, пятого и шестого элементов ИЛИ соединены с входами выборки первого, второго и третьего шинных формирователей соответственно.1758648 едактор А.Маковск рректор М.Тка роизводственно-издательский комбинат "Патент", г. Ужг Гагарина, 1 ставитель М.Лапушкинхред М.Моргентал аказ 3001 Тираж П ВНИИПИ Государственного комитета по изобретения 113035, Москва, Ж, Раушская ндписное открытиям при ГКНТ СССР , 4/5