Устройство для вычисления модуля трехмерного вектора

.:,н 1 с ся 111.К 11 Х СОЦИО 1 ИСТИ 1 Г СКИ РЕГПУБЛИК 1672442 11 с 6 06 Е 1/544 П АНИЕ ИЗОБРЕТЕН МУ СВИДЕТЕЛЬСТВУ К АВТО ИСТВОДЛЯ ВЫЧИСЛЕНИЯ МОХМЕРНОГО ВЕКТОРАетение относится к вычислительке и может быть использовано в зированных вычислителях. Цель ия - упрощение устроиства и по- точности, Устройство содержит -3, коммутаторы 4-6, вычитатель ры-вычитатели 8-16, дешифрато - 19, блок 20 управления, 3 ил.(54)УСТРО ДУЛЯ ТРЕ (57) Изобр ной техни специали изобретен вывение регистры 7, суммато ры знаков ер аду 2+1=. 21-д 1+1 У 12 -г(1+1 Х 12+1 прУ+1 =в(9 пУ, = У 1 0 У 2)- коэф ен- Оии мо ля вектора;ачения координат деформац Х, Уь итерации; 0+1, г щения век1-й я вра 1- ОпЕ ора( = начало ые знач регист ередно ния 20тствую оммута цесо,2 о 2 са началь вводятся началом о ка управл нэл. Соот которому Х 1+1= Х 1+х 212( нно, С а блоя сиг 1)-У 22(1+1) 1 1,"12(1) ии, ают госуддаственнь 1 и комип тПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССРВ 1403062, кл, 6 06 Г 7/544, 1986.Авторское свидетельство СССРМ 1142830, кл, б 06 Е 7/544, 1983. Изобретение относится к вычислительной технике и может быть использовано в Специализированных вычислителях.Цель изобретения - упрощение устройства и повышение точности.На фиг.1 представлена функциональная схема устройства, на фиг.2, 3 дан пример реализации коммутаторов.Устройство содержит регистры 1-3, коммутаторы 4-6, вычитатель 7, сумматорывычитатели 8-16, дешифраторы знака 11- 19, блок 20 управления. Коммутаторы содержат дешифратор 21, элементы И 22 и ИЛИ 23.Устройство функционирует следующим образом,ойство работает по алгоритму раторы направлени ф,. п), м итерационного и ения координат Хоры 1-3 соответстве й итерации с выходустройства подаетщий номеру итера торы 4-6 настраивТаким образом, чтобы с их первого выхода снималось число (Хь %, 2), сдвинутое на )+1 разрядов, со второго выхода коммутаторов 5 и 6 - на 2(+1) разрядов, а с третьего выхода коммутатора 6 - на 3(1+1) разрядов, При этом на выходе сумматора-вычитателя 8 получается значение Х 1+р+1 У 2, на вы(1ходе суммат 1 рэ-вычитател 9 - значение Х+ 1+1 У,2) + б+1 Ъ 2 , на выходе сумматора-вычитателя 10 - значение Х+ у.1 У 2 ф"+ б,1212"+ Ф+1 у+17,2 2) и на выходе вычитателя 7 получается значение Х 1, которое записывается в регистр 1 вместо числа Хь Аналогично на выходах сумматоров-вычитателей 12 и 16 получаются значения У+1 и 2+1, которые записываются в регистры 2 и 3, а также нэ входы дешифраторов 17 и 19, где вырабатываются знаки операторов поворота у+1 и бн 1 соответственно. Дешифратор 18 служит для определения знака произведения операторов дн 1 )4+1, по которому сумматоры-вычитатели 10 и 15 настраиваются на выполнение операции сложения и вычитания соответственно, После выполнения и итераций исходный вектор совпадает с осью Х, а в регистре 1 записывается значение Хп -- К Х +У 2+22о - 1где К= П (1+ 2 (- коэффициент=0деформации модуля вектора,Схема коммутатора 6 приведена нафиг.2, В его состав входит дешифратор 21,элмент И 22, элемент ИЛИ 23, На входы Ъкоммутатора поступает код операнда 2 иэрегистра 3 (1-й разряд является старшим), ана входы цо, с)оцщ, с)щ) код номера итерации )= О, и) из счетчика итераций (блока20 устройства). При возбуждении соответствующей номеру итерации выходной шиныи)=-1,п) дешифратора на входах "1" комму)-(+1)тэторэ имеем код числа Ъ 2( , на выходах"2" - Ъ 2 , на выходах "3" - Ъ 2-) Перед началом итерационного процесса в устройстве на входы дешифратора подается иэсчетчика итераций код числа М, отличного отномера итерации , например М = и, В этомслучае ни одна из шин и) дешифратора невозбуждена и на выходах "1" - "3" коммутатора имеем код числа ноль. Аналогичнымобразом работают и коммутаторы 4 и 5 устройства. Однако первый из них содержитлишь выходы "1" (и соответствующие имэлементы И, ИЛИ), а второй - выходы "1" и"2" (и соответствующие им элементы И,ИЛИ). В устройстве достаточно использовать дешифратор, общий для всех трех коммутаторов 4-6, Если элементы И допускают объединение выходов по схеме МОНТАЖНОЕ ИЛИ, то логические элементы ИЛИ в схеме отсутствуют. Пример построения такого коммутатора для 10-разрядных операндов Ъ приведен на фиг.З. Коммутаторконструктивно представляет собой комплекс треугольных матриц, в которых пересечения горизонтальных и вертикальных шин образуются иэ однотипных элементов, реа лизующих логическую операцию И. Количество разрядных (горизонтальных) шин определяется разрядностью сдвиговых операций: в матрице Мне используется одна шина (младший разряд 2), в Мне исполь зуются два младших разряда, а в М- соответственно три младших разряда.Элементы И представляют собой транзисторы, амиттеры которых объедин я ются выходными разрядными шинами, Аналогично 20 вертикальные шины объединяют базы транзисторов вертикальной группы элементов И.Диа гона л ьн ые шины матриц объединя ют коллекторы соответствующих (диагонально расположенных) элементов И и присоединяются к разрядным шинам входного операнда 20Коммутатор работает следующим образом.При подаче с дешифратора сигналав 1 отпираются по базовым цепям транзи сторы первого вертикального ряда элементов И, что обеспечивает появление на выходных разрядных шинах значений 2 о 2-17 о 2, 2 о 2 матриц М, Ми М-З соответст.2 -3венно, При появлении сигнала в 2 на следующей шине дешифратора отпираются транзисторы второго вертикального ряда элементов И, а на выходных шинах матриц появляются очередные значения 712, 212-2 -4212, Последний сигнал сдвига (для матри-б40 цы Мна 9-й шине в 9 дешифратора) открывает последний элемент И. На выходной шине 10-го (младшего) разряда фиксируется старший разряд числа 79, что соответствует величине 282, С прекращением-945 действия этого сигнала запирается элементИ, а на всех выходных разрядных шинах фиксируются нулевые состояния, что в данном случае для десятиразрядного операнда соответствует 792, Аналогичные операции-1050 происходят и в матрицах Ми М. Для М с приходом сигнала на шину сдвига иц на выходах девятого и десятого разрядов фиксируются значения 1-го и 2-го разрядов числа 24, а на десятой выходной шине Мпри наличии сигнала на третьей сдвиговой шине первый (старший) разряд числа 2 з фиксируется на 10-м разряде выходных шин, Такие состояния матриц соответствуют 7 з 24для Ми 222 для М-З, Количество вертикальных групп элементов И, объединенных пошинам сдвига, равно числу используемыхвыходовдешифратора, которое определяется следующими выражениями:- для М - 1;К - 123 дляМ - 2;К - 131 дляМ - 3,и = где К - разрядность операндов; К= и+1; и - число итераций,Формула изобретения Устройство для вычисления модуля трехмерного вектора, содержащее три регистра, три коммутатора, шесть сумматороввычитателей, вычитатель и три дешифратора знака, причем выходы первого, второго и третьего регистров соединены с информационными входами соответственно первого, второго и третьего коммутаторов. управляющие входы которых соединены с выходом номера итерации уст ройства, выходы первого, второго и третьего сумматоров-вычитателей соединены с первыми информационными входами соответственно четвертого, пятого и шестого сумматоров-вычитателеи, выходы информационных разрядов пятого и шестого сумматоров-вычитателей соединены с информационными входами соответственно второго и третьего регистров, выходы знаковых разрядов пятого и шестого сумматоров-вычитателеи соединены с входами соОтветственно первого и второго дешифраторов знаков. выход первого дешифратора знака соединен с входами управления операциеи первого и пятого сумматоров-вычитателей и первым входом третьего дешифратора знака, выход второго дешифратора знака соединен с входом управления операцией четвертого сумматоравычитателя и вторым входом третьего дешифратора знака, о т л и ч а ю щ е е с я тем, что. с целью упрощения и повышения точности, в устройство дополнительно введены три сумматора-вычитателя, причем выходы первого, второго и третьего регистров соединены с первыми информационными 5 входами соответственно первого, второго иседьмого сумматоров-вычитателей, выход первого коммутатора соединен с вторыми информационными входами пятого и седьмого сумматоров-вычитателей, первый вы ход второго коммутатора соединен спервым информационным входом восьмого сумматора-вычитателя и вторым информационным входом первого сумматора-вычитателя, второй выход второго коммутатора 15 соединен с входом вычитаемого вычитателяи первым информационным входом третьего сумматора-вычитателя, первый выход третьео коммутатора соединен с вторыми информационными входами второго и чет О вертого сумматоров-вычитателей, выходычетвертого и седьмого сумматоров-вычитателей соединены соответственно с первым информационным входом девятого сумма гора-вычитателя и вторым информа ционным входом ВОсьмОГО сумматора-Вычитателя, выходы которых соединены соответственно с входом уменьшаемого вычитателя и вторым информационным входом третьего сумматора-вычитателя, вторые 3 О информационные входы девятого и шестогосумматоров-вычитателей соединены соответственно с вторым и третьим выходами третьего коммутатора, выход первого дешифратора знака соединен с входом 35 управления операцией шестого сумматоравычитателя, выход второго дешифратора знака соединен с входами управления операциси второго, седьмого и восьмого сумматоров-вычитателей, выход третьего дешифратора знака соединен с входами управления операцией третьего и девятого сумматоров-вычитателей. выход вычитателя соединен с информационными входами первого регистра и выходом результата уст1672442 Составитель С.Куликоведактор Т,Шагова Техред М Моргентал Корректо ксимищине Производственно-издательский комбинат "Патент", г, Уж род, ул.Гагарина, 10 аказ 2840 Тираж 374 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ С 113035, Москва, Ж, Раушская наб 4/5