Устройство для отображения информации на экране телевизионного приемника

ИЗОБРЕТЕНИ ЛИСА АВТОРСКОМУ СВИДЕТЕЛЬС(56) Патент США М 4200869,кл, 6 06 Г 3/14, 1980.Авторское свидетельство СССРМ 1149305, кл, 6 09 6 1/16, 1985,4) УСТРОЙСТВО ДЛЯ ОТОБРАЖЕНИНФОРМАЦИИ НА ЭКРАНЕ ТЕЛЕВИЗОННОГО ПРИЕМНИКА ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР(57) Изобретение относится к автоматике и вычислительной технике и может быть ис пользовано для вывода информации из ЭВМ. Цель изобретения - повышение быстродействия устройства. Для этого в устройство введены вторая группа 4 блоков памяти, второй блок 5 памяти, элемент ИЛИ 6, группа 11 элементов ИЛИ, вторая группа 16 регистров, четвертый регистр 17 с соот.ветствующими функциональными связями. Я Изобретение позволяет производить полное изменение отображаемой информации за один период кадровой развертки.2 зп,флы,3 ил,Изобретение относится к автоматике и вычислительной технике и может быть использовано для вывода информации из ЭВМ,Цель изобретения - повышение быстродействия устройства.На фиг.1 приведена структурная схемаустройства; на фиг.2 и 3 - структурные схемы блоков памяти первой и второй группсоответственно.Устройство содержит блок 1 синхронизации. первую группу 2 блоков памяти, первый блок 3 памяти, вторую группу 4 блоковпамяти, второй блок 5 памяти, элемент ИЛИ6, дешифратор 7, первый регистр 8, фо;мирователь 9 импульсов, второй регистр 10,группу 11 элементов ИЛИ, формирователь12 видеосигнала, телевизионный приемник13, первую группу 14 регистров, третий регистр 15, вторую группу 16 регистров, ч .твертый регистр 17, шину 18 адреса и ши чу19 данных и сигналов управления,Блок памяти первой группы 2 содержтэлемент И 20, узел 21 сравнения, инвертср22, первый 23 и второй 24 счетчики и нак(питель 25.Блок памяти второй группы 4 содержитэлемент И 26, узел 27 сравнения, инвертор28, первый 29 и второй 30 счетчики и накопитель 31,Устройство работает следующим образом.Повышение быстродействия достигается за счет сокращения времени смены изображения на экране телевизионногоприемника путем увеличения количестваблоков памяти устройства вдвое добавляется вторая группа 4 блоков памяти), и организации их работы таким образом, чтозагрузка одних блоков памяти осуществляется одновременно с процессом считывания информации из других, При этомсуммарный объем памяти устройства неувеличивается за счет представления информации об иэображении в "сжатом" виде,Сущность сжатия заключается в следующем, Изображение в направлении развертки разбивается на серии, в состав которыхвходят элементы отображения одного цвета, Информация о кадре представляется ввиде последовательности инструкций, каждая из которых несет информацию о цветеи длине серий.Блок 1 синхронизации формирует напервом выходе синхроимпульсы, соответствующие периодам строчной и кадровой разверток, а также периоду воспроизведенияточек растра, Эти импульсы поступают насинхровход формирователя 12 видеосигна 10 15 20 25 30 35 40 45 50 55 лов, где совместно с информацией, поступающей через группу 11 элементов ИЛИ от одного из регистров 14 и 16, о коде цвета и длины серии, преобразуются в видеосигнал,который подается на вход телевизионного приемника 13, При этом коды поступают с выхода одного из регистров первой 14 или второй 16 групп соответствующих блокам памяти первой 2 или второй 4 групп, которые работают в режиме "Чтение".На втором выходе блока 1 синхронизации формируется последовательность адресов ячеек памяти первого 3 и второго 5 блоков памяти, которые хранят границы всех контуров (фрагментов, окон), Сами фрагменты хранятся в блоках памяти первой 2 или второй 4 групп. Емкость блоков 3 и 5 памяти равна числу элементов отображения в кадре, а разрядность каждого адресуемого слова равна и, причем 2" = М, где М - количество блок ов памяти(а следовательно, отображаемых фрагментов, окон) первой 2 или второй 4 групп.На третьем выходе блока 1 синхронизации формируютсл тактовые импульсы, соответствующие периоду воспроизведения отдельных точек иэображения, Эти импульсы поступают на тактовые входы блоков памяти первой 2 и второй 4 групп и используются для формирования адреса обращения к ячейкам блоков памяти, которые работают в режиме "Чтение". Разрядность слова каждого из блоков определяется количеством градаций яркости и цвета составляющих иэображения.Адресация блоков памяти устройства, работающих в режиме "Чтение", осуществляется синхронно с перемещением луча на экране телевизионного приемника 13,Блоки 3 и 5 хранят контуры фрагментов изображений, из которых формируется результирующее комбинированное изображение, причем контур фрагмента принадлежащего определенному блоку памяти первой 2 или второй 4 групп, представляет собой в блоках 3 или 5 памяти замкнутую цепочку слов, значения которых соответствуют одной из 2" комбинаций, т,е. номеру фрагмента. В процессе формирования видеосигнала значенние каждого слова блоков 3 или 5 считывается в регистры 15 или 17 и через элемент ИЛИ 6 подаются на дешифратор 7, Учитывая замкнутость контуров изображений, коды определенного контура в каждой телевизионной строке будут поступать на дешифратор 7 четное число раэ. что вызовет на его соответствующих выходах четное количество импульсов. Первый и все последующие нечетные импульсы устанавливают соответствующий разряд ре 1658204гистра 8 номера изображения в состояние прохождение через него импульсов, посту- логической "1", а второй и все четные - в пающих на вход разрешения выборки блока состояние логического "0". Если в состоя. с соответствующего выхода формирование логической единицы установлены одно- теля 9 импульсов, Тактовые импульсы, повременно несколько разрядов регистра 8, 5 ступающие на тактовый вход блока 2,.1 с формирователь 9 импульсов сформирует на третьего выхода блока 1 синхронизации, изодном из своих выходов импульс выборки меняют состояние счетчика 24, однако на того блока в первой 2 или второй 4 группах, работу блока 2, это не влияет,фрагмент которого имеет наивысший при- Режим "Чтение", Старший разряд адоритет отображения, При этом выборка осу ресного входа блока 2. имеет значение "1", ществляется из блока памяти той группы, Этот единичный потенциал поступает на которая работает в режиме "Чтение". Оче- первый вход элемента И 20 и разрешает редность формирования сигналов выборки прохождение через него импульсов разреблоков и памяти устанавливается регистром шения выборки от формирователя 9 на вход 10 приоритета, разрядность которого со разрешения считывания накопителя 25. Одставляет т=чи. Информация врегистр 10 новременно нулевой потенциал с выхода заносится по шине 19 данных и сигналов инвертора 22 разрешает работу счетчика 23 управления устройства, и переводит накопитель 25 из режима "Запись" в режим "Чтение". По адресу, сформиПо окончании вывода на экран телеви рованному на выходе счетчика 23, с выхода зионного приемника иэображения возмож- накопителя 25 на первый вход узла 21 сравна смена режимов работы блоков памяти нения выдается код длины серии, актовые первой 2 и второй 4 групп (с "Чтения" на импульсы, поступающие на тактовый вход "Запись" и наоборот), Управление сменой счетчика 24, последовательно увеличивают режимов работы блоков памяти первой 2 и 25 его состояние до тех пор, пока оно не совпавторой 4 групп осуществляется старшим дает с кодом длины серии, в этом случае на разрядом их адресных входов. Если стар- выходе узла 21 сравнения формируется имшийраэрядимеетзначение "1",товрежиме пульс, устанавливающий счетчик 24 в нуле- "Чтение" работает первая группа 2, если вое состояние и обеспечивающий "0". - то вторая группа 4. Управление режи формирование счетчиком 23 очередного адмом работы блоков 3 и 5 памяти осуществ- реса считывания. При поступлении с соотляется аналогично старшим разрядом их ветствующего выхода формирователя 9 первого адресного входа, подключенного к импульса выборки на управляющий вход шине 18 адреса устройства. блока 2, с информационных входов-выхоЗагрузка блоков памяти устройства, ра дов накопителя 25 осуществляется считываботающих в режиме "Запись", осуществля- ние кода цвета соответствующей серии в ется во время вывода на экран соответствующий регистр 14 По окончаиэображения, информация о котором хра- нии считывания всей хранимой в накопитенитсявблокахпамяти,работающихврежи- ле 25 информации, счетчик 24 Ифф Фме Чтение . Приэтомданныепоступают по 40 устанавливается в нулевое состояние имшине 19 данных и сигналов управления ус- пульсом, сформированным на выходе узла тройстваичерез регистры 14 - 17 записыва сравнения при сравнении кода длины ются в соответствующие блоки 2-5 памяти последней серии с кодом, поступающим с по адресам, поступающим по шине 18 ад- выхода счетчика 24, Счетчик 23 чстанавлиреса устройства, 45 вается в нулевое состояние при змененииБлоки памяти первой группы 2 (фиг,2) значения старшего разряда адресного вхоработают следующим образом. да блока 2.1.1 на "0".Режим "Запись". Данные, поступающие Блоки памяти второй группы. 4 (фиг.3) на информационные входы-выходы блока работают аналогичным образом с той раз., с выхода регистра 14записываются в 50 ницей, что режим "Запись" обеспечивается накопитель 25 по адресу, поступающему на подачей на старший разряд его адресного адресный вход блока 2. с шины 18 адреса входа "1", а режим "Чтение" - подачей "0", устройства. Старший разряд адресного вхо- Таким образом, изобретение позволяет да имеет значение "0", При этом единичный осуществлять полное изменение изображепотенциал на выходе инвертора 22 обнуля ния за один период кадровой развертки и ет и запрещает работу счетчика 23 и разре- тем самым повысить быстродействие устшает работу накопителя 25 в режиме ройства."Запись". Нулевой потенциал старшего раз- Формула изобретенияряда адресного входа блока 2, поступает на 1, Устройство для отображения инфорпервый вход элемента И 20 и запрещает мации на экра е телевизионного приемни 16582045 10 15 20 25 30 35 40 ляющим входом блока 45 50 ка, содержащее первую группу блоков памяти, первую группу регистров, первый блок памяти, с первого по третий регистры, дешифратор, формирователь видеосигнала, формирователь импульсов, блок синхронизации, первый выход которого соединен с синхровходом формирователя видеосигнала, выход которого подключен к видеовходу телевизионного приемника, адресные входы блоков памяти первой группы и первый адресный вход первого блока памяти соединены с шиной адреса, информационные входы-выходы блоков памяти первой группы соединены с первыми информационными входами-выходами регистров первой группы, вторые информационные входы-выходы которых соединены с шиной данных и сигналов управления, второй адресный вход первого блока памяти соединен с вторым выходом бока синхронизации, третий выход которого подключен к тактовым входам блоков памяти первой группы, управляющие входы которых соединены с выходами формирователя импульсов, первый управляющий вход которого соединен с выходом первого регистра, информационный вход которого соединен с выходом дешифратора, второй управляющий вход формирователя импульсов соединен с выходом второго регистра, информационный и управляющий входы которого соединены с шиной данных и сигналов управления, адресный вход блока синхрониз ции соединен с шиной адреса, информационные входы-выходы первого блока памяти соединены с первыми информационными входами-выходами третьего регистра, вторые информационные входы-выходы которого соединены с шиной данных и сигналов управления, о тличаю щееся тем,что,сцельюповышения быстродействия устройства, оно содержит вторую группу блоков памяти, второй блок памяти, вторую группу регистров, четвертый регистр, элемент ИЛИ, группу элементов ИЛИ, выходы которых соединены с информационными входами формирователя видеосигнала, первые входы элементов ИЛИ группы соединены с выходами регистров первой группы, вторые входы элементов ИЛИ группы соединены с выходами регистров второй группы, первые информационные входы-выходы которых соединены с информационными входами-выходами блоков памяти второй группы, адресные входы которых и первый адресный вход второго блока памяти соединены с шиной адреса, тактовые входы блоков памяти второй группы соединены с третьим выходом блока синхронизации, управляющие входы блоков памяти второй группы соединены с выходами формирователя импульсов, вторые информационные входы-выходы регистров второй группы соединены с шиной данных и сигналов управления, выход третьего регистра соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу четвертого регистра, первые информационные входы-выходы которого соединены с информационными входами- выходами второго блока памяти, второй адресный вход которого подключен к второму выходу блока синхронизации, вторые информационные входы-выходы четвертого регистра подключены к шине данных и сигналов управления, выход элемента ИЛИ соединен с информационным входом дешифратора. 2; Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок памяти первой группы содержит инвертор, первый и второй счетчики, накопитель, элемент И, узел сравнения, выход которого соединен с входом сброса второго счетчика и тактовым входом первого счетчика, выход которого соединен с адресным входом считывания накопителя, выход которого соединен с первым входом узла сравнения, второй вход которого соединен с выходом второго счетчика, тактовый вход которого является тактовым входом блока, адресный вход записи накопителя и вход инвертора являются адресными входами блока, выход инвертора соединен с входом сброса первого счетчика и входом управления записью накопителя, информационные входы-выходы которого являются информационными входами-выходами блока, вход управления считыванием накопителя соединен с выходом элемента И, первый вход которого соединен с входом инвертора, второй вход элемента И является управ 3, Устройство по п.1, о т л и ч а ю щ е ес я тем, что блок памяти второй группы содержит инвертор, первый и второй счетчики, накопитель, элемент И, узел сравнения, выход которого соединен с входом сброса второго счетчика и тактовым входом первого счетчика, выход которого соединен с адресным входом считывания накопителя, выход которого соединен с первым входом узла сравнения, второй вход которого соединен с выходом второго счетчика, тактовый вход которого является тактовым входом блока. адресный вход записи накопителя и вход сброса первого счетчика являются адресными входами блока, вход управления считыванием накопителя соединен с выходом элемента И, первый вход которого соединан с выходом инвертора, вход которого