Устройство для разделения речевых сигналов

(5)5 Н 04 В 1/5 ИСАНИЕ ИЗОБРЕТЕНИЯ тво СССР52, 1985.АЗДЕЛЕНИЯ Р ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬ(71) Новосибирский электротехнический институт связи им. Н,Д, Псурцева(57) Изобретение относится к электросвязи, преимущественно к передаче речевых сообщений, и может быть использовано при разделении речевых сигналов в дуплексных системах связи. Целью изобретения является повышение точности разделения путем уменьшения времени адаптации. Устройство содержит входной блок 1, коммутатор 2, первый цифроаналоговый преобразователь ЦАП) 3, аналого-цифровой преобразователь 4, формирователь 5 обучающих сигналов, блок 6 памяти, генератор 7 тактовых импульсов, вычиталель 8, первый буферный регистр 9, второй буферный регистр 10, второй ЦАП 11, усилитель-ограничитель 12, блока 13 выявления переходов, постоянный запоминающий блок 14, детектор 15, пороговый блок 16, первый 17 и второй 18 элементы И, первый 19 и второй 21 таймеры, элемент ИЛИ 20, Поставленная цель достигается благодаря непрерывной подстройке устройства в паузах речевого сигнала. 1 ил.показывает теория связи, при передаче речевых сигналов сжатия динамического диапазона существенно улучшается отношение сигнал/шум при передаче малых уровней передаваемых речевых сигналов, А малые передаваемые уровни сигналов О являются наиболее вероятными. Таким образом, если передаваемый сигнал лежит в пределах линейного участка работы ПЗБ 14, то адресация блока 6 памяти сохраняется линейной. В случае передачи сигнала О(1), больше сигнала Опорц)1)1 Ьлр 1, то отсчеты сигнала 1 О(1) меньше знаения 1 Опор 1, Тогда помимо дискретного представления сигнала О(с) производится выделение переходов через нуль сигнала. С этой целью передаваемый сигнал О(1) поступает на усилитель-ограничитель 12, усиливающий и ограничивающий передаваемый сигнал, Данная операция необходима для правильного определения перехода сигнала черезЛнуль, Далее сигнал О(1) с выхода усилителя- ограничителя 12 поступает на вход блока 13 выявления переходов,Сигнал с выхода блока 13 поступает на вход последовательного первого буферного регистра 9, назначение которого учесть задержку преобразования сигналов О(1) вс входном блоке 1, первом ЦАП 3 и АЦП 4 (сигнал задерживается на 4 тактовых интервала периода выборки). Сигнал с выхода первого буферного регистра 9 далее поступает на вход формирователя 5 обучающих сигналов, где данный сигнал запускает первый таймер 19 и кратковременно открывает второй элемент И 18, Тактовые импульсы с выхода генератора 7 поступают в формирователе обучающих сигналов на вход первого таймера 19. Последний начинает изменять свое состояние от минимального возможного до максимального. До тех пор, пока на вход входного блока 1 и усилителя-ограничителя 12 поступает сигнал, первый таймер 19 периодически обнуляется, не достигнув максимально возможного состояния, Если же О(1) = О, то спустя некоторой промежуток времени первый таймер 19 достигает своего максимального состояния, на его выходе появится логический нуль, закрывающий первый элемент И 17, который будет открыт только тогда, когда сигнал О(1)О, т.е, выдерживается первое условие, Второе условие первой ситуации у(т) = 0 проверяется с помощью блока 6 памяти, вычитателя 8, детектора 15, порогового блока 16 и второго элемента И 18,5 10 15 20 25 30 35 40 45 50 55 В случае, если на вход входного блока 1 поступает сигнал О(1), который превращается в нулевую двоичную цифровую комбинацию 000002, то в это же время на входе блока 13 будет также присутствовать сигнал, отмечающий переход сигнала О) через нуль. Сигнал Оо(КЛ 1) проходит через ПЗБ 14 без изменения и тем самым в блоке 6 памяти указывается нулевой адрес, из которого вначале считывается содержимое, Так как в начале сеанса связи блок 6 был обнулен, то иэ ячейки памяти с нулевым адресом считывается нуль, который поступает на один из входов 8 вычитания. При поступлении на вход первого ЦАП 3 сигнала Оо(КЛ 1), на его выходе будет сигнал, близкий к нулю, тогда и на выходе АЦП 4 будет сигнал 9 о(КЛТ) =О,Если из канала связи сигнала у(с) не будет, то на выходе АЦП 4 будем наблюдать лишь одну состаляющую до(КЛ), Если же из канала связи приходит сигнал у(1) Ф О , то на выходе АЦП 4 будем наблюдать сигнал, равный цо(КЛС)+у(КЛ 1) Ф О . Итак, в случае принимаемого сигнала, т.е, у(т) = О, на выходе вычитателя 8 будем иметь сигнал, равный1 о(КЛС) =до(КЛ) - О=со(КЖ) О. (4) Сигнал с выхода вычитателя 8 поступает на вход детектора 15, где производится преобразование по абсолютно величине. Таким образом, все отсчеты, имеющие положительный знак, проходят через детектор 15 без изменения, а все отрицательные отсчеты - 4(КЛ 1) превращаются в детектор 15 в сигнал +Ь(КЛ 1) . Сигнал с выхода детектора 15 далее поступает на вход порогового блока 16, имеющего порог срабатывания тт 1 порЕсли 1 Ь(КЛ 1) ( Мпор, то на выходе порогового блока 16 будет логическая единица. В случае, если 1 Ь(КЛ 1)) Кп,р , то на выходе порогового блока 16 логический нуль, Во втором элементе И 18 сравниваются два сигнала. Первый из них - сигнал с выхода первого буферного регистра 9, который отмечает переходы сигнала О(с) через нуль, Вторым сигналом является сигнал с выхода порогового блока 16, проверяющий отсутствие принимаемого сйгнала, т,е. у(с) = О. При совпадении этих событий на выходе второго элемента И 18 появляется короткий строб импульса положительной полярности, который поступает на вход первого элемента И 17, который срабатывает, если первый таймер 19 не достиг своего максимального состояния, т.е. ОфО. В этом случае запускается второй таймер 21.Второй таймер 21, сработав, выдает логическую единицу на своем выходе, котораяпоступает на вход элемента ИЛИ 20, на второй вход которого выдается сигнал с выходавторого элемента И 18, Таким образом, элемент ИЛИ 20 блокирует прохождение сигналауправления с выхода второго 21 таймера навремя совпадения первой части, т.е., есливходной блок 1 генерирует сигнал 0(т) = О,Блокировка необходима для того, чтобыпринудительно в нулевую ячейку блока памяти записать отклик канала связи до(КЛ 1) .Такая запись необходима для того, чтобынезависимо от состояния блока 6 памятижестко проверять отсутствие принимаемогосигнала. Время работы второго таймера 21выбирается из условия1Ттаймера 21 - р - 1 (5)нгде 1 н - нижняя частота передаваемого сигнала.Режимом работы блока 6 памяти управляет сигнал с выхода коммутатора 2, Сигналом управления работы коммутатора 2является выходной сигнал генератора 7, т,е.частота дискретизации Ее, При поступлениис выхода генератора 7 логического нуля коммутатор 2 коммутирует на управляющийвход блока б памяти сигнал логического нуля. По данному сигналу иэ блока б памятивначале считывается информация по адресу, поступающему с выхода ПЗБ 14. Еслисигнал управления работой коммутатора 2равен логической единице, то коммутатор 2коммутирует выходной сигнал элементаИЛИ 20 на вход управления блока б. Такимобразом, если второй таймер 21 срабатывает, то это означает полное выполнение условий первой ситуации, и в блок 6 памяти посоответствующим адресам записываютсяотклики канала связи на двоичные цифровые комбинации. Так, в ячейку памяти01(КЬ 1) записывается отклик канала91(КЬ 1), в ячейку памяти 02(КЬС) - 92(КЬ 1).и т.д. При записи образцов р(КЬС) постоянно контролируется выполнение условия работы, контроль необходим, чтобы в блок 6памяти совместно с откликами канала связине записалась помеха в виде отсчетов принимаемого сигнала. Подтверждение выполнения условия делает формирователь 5,Рассмотрим поведение системы в случае выполнения вторых условий,В случае присутствия передаваемого0(с) и принимаемого у(1) сигналов механизмподстройки будет заблокирован. В самомДЕЛЕ, ПУСТЬ На ВРЕМЕННОМ ИНтЕРВаЛЕ 1 л Навход входного блока 1 поступает сигнал0(ь), а иэ канала связи приходит сигнал 5 10 15 20 25 30 35 40 45 50 55 у(тп). Тогда на выходе входного блока 1 будет сигнал 0(КДС), а на выходе АЦП 4 - сигнал д(Квдж)+у 1(КпдС) . Данный сигнал поступает на один из входов вычитателя 8, Из блока б памяти выводится отклик канала связи 91(КпЖ) на цифровую комбинацию 01(КПДС), На выходе вычитателя 8 будем наблюдать следующую картину,(КДС)=ср(К.Д 1)+у,(К.Д)-Р(К.ДС) = = У,(К.ДС) (6) Таким образом, на выходе вычитателя 8 будет принимаемый сигнал у(Кпд 1), который по окончании цикла расчета вначале записывается во второй буферный регистр 10 в виде двоичного параллельного числа, а затем преобразуется во втором ЦАП 11 в аналоговую величину у и выдается потребителю. Так как сигналы О(1) ФОи у(1) Ф О, то на выходе первого таймера 19 будет логический нуль. Следовательно, первый 17 и второй 18 элементы И будут закрыты и запись в блок б памяти не будет. В этом режиме производится только считывание информации иэ блока 6.Блокировка записи отсчетов 4(КЬ 1) в блок 6 памяти производится по третьему входу во втором таймере 21, Сигнал с выхода порогового блока 16, равный логическому нулю, переводит второй таймер 21 в выключенное состояние. В этом случае на первый вход элемента ИЛИ 20 поступает логический нуль и тем самым сразу же блокируется запись новых образцов сигнала в блок 6 памяти,Рассмотрим поведение устройства при выполнении третьего и четвертого условий. При этом четвертое условие является частным случаем третьего, Если передаваемый сигнал не передается, т.е. О(1) = О, то не будет переходов через нуль, Следовательно, первый таймер 19 достигнет своего максимального значения и на его выходе будет логический нуль. Превый элемент И 17 будет закрыт в записи в блок б памяти не будет, из него будет только считываться информация. Пусть из канала связи приходит сигнал у(ц.). На выходе АЦП 4 будет сигнал Уф(ЬС) .На выходе вычитателя 8 наблюдаем тот же сигнал У 1(КД 1), так как не нулевой отсчет Оо(КЬС) из блока 6 памяти выводится90(КДТ) =0.(К 1.ДС) =У(К 1 ДС) - О=У(КДС) (7) Таким образом, в одной полосе частот огранизовано два направления передачи и непрерывная подстройка устройства в паузах речевого сигнала.Формула изобретения Устройство для разделения речевых сигналов, содержащее последовательно со1626393 1 О Составитель В.ПаницкийТехред М.Моргентал Корректор С. Лисина Редактор В. Данко Заказ 286 Тираж 387 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 единенные входной блок, выход которого соединен с постоянным запоминающим блоком, первый цифроаналоговый преобразователь, выход которого является первым выходом устройства, аналого-цифровой 5 преобразователь, выход которого соединен с первый входом блока памяти, и вычитатель, коммутатор, второй цифроаналоговый преобразователь, последовательно соединенные генератор тактовых импульсов и 10 формирователь обучающих сигналов, причем выход генератора тактовых импульсов подключен к тактовым входам входного блока, аналого-цифрового преобразователя и блока памяти, выход которого соединен с 15 вторым входом вычитателя, а формирователь обучающих сигналов включает в себя пороговый блок. отл и ч а ю щ ее с я тем, что, с целью повышения точности разделения каналов передачи и приема путем 20 уменьшения времени адаптации, введены последовательно соединенные ограничитель, вход которого объединен с входом входного блока, блок выявления переходов и первый буферный регистр, выход которого 25 подключен к первому входу формирователя обучающих импульсов, а выход вычитателя подключен к входу второго цифроаналогового преобразователя через введенный вто,рой буферный регистр, тактовый вход 30 которого, объединенный с соответствующими входами с соответствующими входами блока выделения переходов и первого буферного регистра, подключен к выходу генератора, соединенного также с первым входом коммутатора, выход которого подклюцен к третьему входу блока памяти, четвертый вход которого соединен с выходом постоянного запоминающего блока, а второй вход и выход формирователя обучающих импульсов соединены соответственно с выходом вычитателя и вторым входом коммутатора, причем в формирователь обучающих сигналлов введены последовательно соединенные первый таймер, второй элемент И, второй таймер, второй вход которого объединен с первый входом первого теймера и является тактовым входом формирователя обучающих импульсов, и элемент ИЛИ, а также второй элемент И и детектор, выход которого через пороговый блок подключен к первому входу первого элемента И, выход которого соединен с вторыми входами второго элемента И и элемента ИЛИ, выход которого является выходом формирователя обучающих импульсов, первым и вторым входами которого являются соответственно объединенные вторые входы первого таймера и второго элемента И ю вход детектора, причем выход пороговоге блока подключен к третьему входу второго таймера.