Многоканальное устройство для распределения заданий процессорам

СОЮЗ СОВЕТСНИХ ЦИДЛИСТИЧЕСНИХ СПУБЛИН ИЮ 01) 51)5 С 06 Р 13/36 9/46 ОСУДАРСТВЕННЫЙ НОМИТО ИЗОБРЕТЕНИЯМ И 07 НРЬГГРИ ГКНТ СССР йь, сйХ. Б(54) МНОГОКАНАЛБНОЕ РАСПРЕДЕЛЕНИЯ ЗАДАН (57) Изобретение от тельной технике и м зовано в многомашин ных системах для ра грузки между процес УСТ РОЙСТ1 Й ПРОЦЕС О ДЛЯ ОРАМвычисли исполь ителья наель изсси ых вычисл пределен орами. Ц.Н А ВТОРСНОМУ СВИДЕ Изобретение относится к вычисли тельной технике и может быть использовано в многомашинных вычислительных системах и локальных сетях для распределения нагрузки между процессорами (ЭВМ).Цель изобретения - повышение производительности за счет конвейерного распределения запросов через общую магистраль при перегрузках отдельных процессоров.На чертеже представлена структур ная схема одного канала устройства.Устройство содержит в каждом канале регистры 1 и 2, группы элементов И 3 и 4, счетчик 5, блок 6 памяти, триггеры 7-9, распределитель 10 импульсов, элементы И 11-15, эле- мент И-НЕ 16, информационные магибретения - повышение производительности путем конвейерного распределения запросов через общую магистральпри перегрузках отдельных процессоров.Устройство содержит два регистра, три группы элементов И, два счетчика, дешифратор, четыре триггера,пять элементов И, элемент ИЛИ, элемент И-НЕ, три элемента задержки, блокпамяти, четыре формирователя импульса, элемент развязки. Цель изобретенп достигается благодаря распределению запроса от абонента (в случаеперегрузки соответствующего абонентупроцессора) к другому - незагруженному - процессору через общую магист-,раль. 1 ил. страли 17, элемент 18 развязки,выход 19 признака наличия запросов,счетчик 20, дешифратор 21, формирователь 22 импульса, элемент ИЛИ 23,формирователь 24 импульса, триггер25, группу элементов И 26, элементы27-29 задержки, формирователи 30 и31 импульсов, общие линии 32-34, вход35 кода запроса, синхровход 36, входЭ 7 запроса, выход 38 запроса, выход39 признака перераспределения запроса, вход 40 начальной установки, вход41 чтения признака наличия запросов,вход 42 чтения кода запроса, вход43 чтения кода перераспределения запроса, выход 44 кода запроса, вход 45признака занятости процессора, вход46 признака освобождения процессораканала устройства.Устройство работает следующим об"разом.Дпя начальной установки подаетсясигнал на вход 40, при этом триггеры Я и 9 и счетчики 5 и 20 устанавливаются в нулевое состояние,Запрос от К-го источника запросов (абонента) заносится в регистр 1с входа 35 по сигналу 37 при нулевом 10со:;тоянии триггера 8, выход которогоподключен к сигнальному выходу 39 канала.Если К-й процессор, закрепленныйдля обслуживания запросов К-го абонента, способен принять запрос (неперегружен), о чем свидетельствуетединичное состояние триггера 7, точерез элемент И 1 по сигналу 37 подается сигнал на выход 38 (на входпрерывания К-го процессора). Код за.проса (вектор прер;вания) считывается процессором с регистра 1 черезгруппу элементов И по сигналу 42.Если К-й процессор не способен 25принять запрос (перегружен), о чемсвидетельствует нулевое состояниетриггера 7, то по сигналу на входе37 при записи кода запроса в регистр1 через элемент И 12 производится запись "1" в триггер 8,Для исключения появления укороченного сигнала как на выходе элемента И 11, так и на выходе элемента И 12 .при переброске триггера 735в случае прихода сигнала на входы 37и 45 или 46 - запись в триггер 7разрешается при отсутствии сигналана входе 37. Для этого вход 37 подлючен к т-входу триггера 79 работа 40входов которого разрешена при низком уровне на Т-входе. Элемент 27обеспечивает задержку сигнала на вре-.мя срабатывания триггера 7 (по перед, нему Аронту), снятие сигнала с входа37 вызывает блокировку работы элементов И 11 и 12 без задержки.Единичное состояние триггера 8(сАормированное по сигналу с выходаэлемента И 12) К-го канала соответ- .ствует запросу от К-го канала на пе 50рераспределение запроса от К-го або"нента через общую магистраль 17.Распределители 10 импульсов всехканалов последовательно циклическиперебирают числя от 0 до М (М - число каналов), причем состояния счетчиков 20 и распределителей 10 совпадают, так как для их работы используется одинаковая частота синхронизации с входа 36. Если в триггере 8 К-го канала "1" и счетчик 20 находится в К-м состоянии, при котором К-й выход дешиАратора и соответственно выход распределителя 10 импульсов возбужден, то при нулевом состоянии триггера 9 с выхода элемента .И 13 на Аормирователе 30 Аормируется сигнал, ло которому через группу элементов И 4 код запроса регистра 1 К-го канала выдается наобщую магистраль 17.По сигналу навыходе элемента И 13 на Аормирователе 22 импульса вырабатывается сигналсопровождения запроса,выдаваемьй на общую линию 32, по которому код запроса с общей магистрали 17 записывается в регистр 2 всех каналов, в триггеры 9 всех каналов при этом записываются "1". По сигналу на выходе элемента И 13 производится наформирователе 30 Аормирование имнульса установки в "О" триггера 8 К"го канала, выдавшего запрос на общую магистраль. При единичном состоянии триггера 9 блокируется формирование сигнала на выходе элемента И 13 и разрешается на выходе элемента И 14, при этом передача запросов через общую магистраль 17 блокируется.При единичном состоянии триггеров 9 начинается поиск процессора, способного принять на обслуживание запрос, переданный через общую магистраль 17 и занесенный в регистры 2 всех каналов. При К-м состоянии счетчика 20 сигнал на выходе злемента И 14 не формируется, так какв триггере 7 К-го канала,"0", При К+1-м состоянии счетчика 20, если К+1-й способен принять запрос (в триггере"1") и блок 6 памяти канала не переполнен (на выходе элемента И-ИЕ 16 "1"), то с Аормирователя 31 вырабатывается сигнал, по которому код заброса с регистра 2 записывается в блок 6 памяти по адресу со счетчика 5. По заднему фронту сигнала с Аормирователя 31 на Аор"мирователе 24 импульса вырабатывается сигнал, увеличивающий содержимоесчетчика 5 на "1". При переполненииблока 6 памяти на выходе элементаИ-НЕ 16 появляется "О", блокирующий дальнейшее занесение запросов в блок6 памяти этого канала. Сигнал с формирователя 31 канала, принявшего за9287 6полупериод синхронизации (шп; непозднее, чем появляется сигнал навыходе элемента 29 задержки), чемобеспечивается разделение п времениработы входов "+1" и "-1" счетчика 5.Для исключения рассогласованияработы счетчиков 20 при достижениисчетчиком 20 какого-либо канала максимального кода М на линию 34 выдает", ся сигнал установки счетчиков 20 нсехканалов в исходное нулевое состояние. 20 25 30 35 40 45 50 55 5 161 прос, через элемент 18 развязки передается на линию 33, при этом триггеры 9 всех каналов устанавливаются н нулевое состояние, при котором разрешается распределение через общую магистраль 17 следующего запроса.Процессоры через элемент И 15 по сигналу 41 опрашивают состояние блоков 6 памяти. Если в блоке 6 памяти . есть запросы, т.е. на выходе элемента ИЛИ 23 "1", то процессор считывает запрос, занесенный в блок 6 памяти с общей магистрали последним. Для этого процессор подает сигнал на вход 43. По сигналу на входе 43 после установки триггера 25 содержимое счетчика 5 уменьшается на "1", в результате Аормируется адрес ячейки, хранящей запрос, занесенный н блок 6 памяти последним. После Аормирования адреса в счетчике 5 по сигналу с выхода элемента 28 задержки производится через элементы И 26 считывание кода запроса с блока памяти 6. По следующему сигналу на входе 43 после уменьшения содержимого счетчика 5 на "1" по сигналу с выхода элемента 28 задержки производится считывание следующего запроса и т.д. При нулевом состоянии счетчика 5 (запросов нет) на выходе элемента ИЛИ 23 "О" и считывание запроса не производится.Для исключения одновременного появления импульсов на входах "+1" и "-1" счетчика 5 занесение "1" в триггер 25 при "1" на входе 43 произво-. дится по заднему фронту импульса синхронизации с входа 36, задержанному на элементе 29. На вход "-1" счетчика 5 поступает сигнал при "1" в триггере 25, с задержкой на элементе 28 по этому сигналу производится запись "О" в триггер 25. Описанная процедура осуществляется при отрицательном полупериоде синхронизации с входа 36. По переднему дронту синхроимпульса на входе 36 (положительный полупериод) производится увеличениена содержимого счетчика 20 и выдача сигнала с дешиАратора 21 (вход разрешения деширатора подключен к синхровходу 36). Так как по сигналу4на выходе элемента И 14 производится переброска триггера 9 и формирование заднего фронта сигнала на выходе элемента И 14, то сигнал на вход "+1" счетчика 5 поступает в положительный Формула изобретения Многоканальное устройство для рас" пределения заданий процессорам, содержащее н каждом канале первый и второй регистры, первую и вторую группы элементов И, с первого по пятый элементы И, с первого по четвертый триггеры, элемент ИЛИ, первый и второй счетчики и дешиАратор, информационный вход которого соединен с выходом первого счетчика, счетный вход которого соединен с синхровходом канала устройства, вход запроса которого соединен с первыми входами первого и второго элементов И и с синхронходом первого регистра, инАормационный вход которого соединен с входом кода запроса канала устройства, выходы первого регистра соединены с первыми входами элементов И первой и второй групп, вторые входы элементов И второй группы соединены с входом чтения кода запроса канала устройства, выходы элементов И второй группы соединены с выходами кода запроса канала устройства, вход признака занятости процессора которого соединен с входом установки в "0" первого триггера, инверсный выход которого соединен с вторым входом второго элемента И, первый выход дешиАратора соединен с первыми входами третьего и четвертого элементов И, выход второго триггера соединен с вторым входом четнертого элемента И, прямой выход первого триггера соединен с вторыми входами первого и третьего элементов И,вторые выходы дешнйраторов всех каналов объединены через МОНТАЖНОЕ ИЛИ и соединены с входами установки в 0" первых счетчиков всех каналов устройства, выходы элементов И первой группы всех каналов устройства объединены через МОНТАЖНОГ ИЛ 1 н соединены с инФормационными входами вторых регистров всех каналов устройст 1619287ва выход второго триггера каждого каналаЪустройства соединен с выходом признака перераспределения запроса кака" ла устройства, вход начальной установ.5 ки которого соединен с входами устаат иновки в О первого счетчика, второго и третьего триггеров, о т л и ч аю щ е е с я тем, что, с целью повышения производительности за счет кон О , вейерного распределения запросов че, рез общую магистраль при перегрузках отдельных процессоров, каждый канал устройства содержит третью группу элементов И, элемент И-НЕ, блок памя ти, с первого по третий элементы задержки, с первого по четвертый формирователи импульсов, элемент развязки, причем вход запроса канала устройства соединен с входом первого элемента задержки и со стробирующим входом первого триггера, вход установки в "1" которого соединен с входом признака освобождения процессора канала устройства, выход перво го элемента задержки соединен с третьими входами первого и второго элементов И, выходы которого соединены соответственно с выходом запроса канала устройства и с входом установ- ЗО ки в "1" второго триггера, выход первого формирователя импульсов соединен с первыми входами элементов И первой группы и с синхровходомвторого триггера, входы первого и второго формирователей импульсов соединены с выходом четвертого элемента И, третьи входы третьего и четвертого элементов И соединены соответственно с прямым и инверсным выходами третье О го триггера, четвертый вход и выход третьего элемента И соединены соответственно с выходом элемента И-НЕ и с входом третьего формирователя импульса, синхровход канала устройства соединен со стробирующим входом дешифратора и с входом второго элемента задержки, выход которого соединен с синхровходом четвертого триггера,выход которого соединен с вычитающнмвходом второго счетчика и входомтретьего элемента задержки, выход которого соединен с входом установки в"О" четвертого триггера и с первымивходами элементов И третьей группы,вторые входы и выходы которых соединены соответственно с выходами блокапамяти и с выходами кода запроса канала устройства, вход признака чтения перераспределенного запроса которого соединен с информационным входомчетвертого триггера, информационныйвход блока памяти соединен с выходомвторого регистра, выход четвертогоформирователя импульса соединен ссуммирующим входом второго счетчикаМ (где М - разрядность счетчика) выходов которого соединены с М адресными входами блока памяти, с М входами элемента И-НЕ и с М входами элемента ИЛИ, выход которого соединен спервым входом пятого элемента И, второй вход и выход которого соединенысоответственно с входом чтения признака наличия запросов и выходом признака наличия запросов канала устройства, вход начальной установки которого соединен с входом установки в"О" второго счетчика, выходы вторыхформирователей импульсов всех каналовустройства объединены через МОНТАЖНОЕИЛИ и соединены с входами установкийв 1 третьих триггеров и синхровходами вторых регистров всех каналов устройства, выход третьего формирователяимпульсов каждого канала устройствасоединен с входом четвертого формирователя импульсов, с входом записи блока памяти и с входом элемента раз"вязки, выходы элементов развязки всехканалов устройства объединены черезМОНТАЖНОЕ ИЛИ и соединены с синхровхо"дами третьих триггеров всех каналовустройства,Заказ 49 Тираж сц ВНИИПИ Государственного комитета по изоб 113035, Москва, Ж, Раписное НТ ССС етениям и открытиям приушская наб., д, 4/5 изводственно-издательский комбинат "Патент", г, Ужгород, ул. Гагарина, 1