Устройство для формирования тестовой последовательности

(19) (И) 51) 4 С 11 С 29/О СПИ И АВТ к вычисбыть исчтроля опе оиств.повышениеУстгойстэлементы счетчик в 13, счетуправле Начало аиюл ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯПРИ ГННТ СССР 1(56) Авторское свидетельство СССР 9 1037349, кл. О 11 С 29/00, 1983.Горинштейн А.В., Новик Г.Х, Сигнатурный функциональный контроль БИС ОЗУ логарифмическими тестами. - Микроэлектроника, т. 14, вып. 2, 1985.1(54) УСТРОЙСТВО ДЛЯ ФОРИ 1 РОВАНИЯТЕСТОВОЙ ПОСЛЕДОВАТЕЛЬНОСТИ(57) Изобретение относится лительной технике и может пользовано в аппаратуре ко ративных запоминающих устр Целью изобретения являетс быстродействия устройства во содержит триггеры 2, 3 И 4-7, мультиплексоры 9-1 адреса 12, счетчик цикл чик управления 14, блок 1,значительно сокращает время контроляблоков оперативной памяти, т.к. весь Изобретение относится к вычисли,тельной технике и может быть испольэовано в аппаратуре контроля оперативных запоминающих устройств.;:,елью изобретения является повышение быстродействия устройства. Па фиг. 1 представлена схема устойства для формирования тестовой поледовательпости; на фиг. 2 - примереалпзации счетчиков,.20Устройство (фиг, 1) содержит вход1 пуска, первый 2 и второй 3 триггеы, первый 4, второй 5, третий 6 ичетвертый 7 элементы И, вход 8 син.,рснпзации, первый 9 второй 10 итретий 11 мультиплексоры, счетчик 12адреса счетчик 13 циклов, счетчик14 управления, блок 15 управления,выходы записи-считывания 16 и конца. быть реализованы на элементе И 23,регистре 24 и сумматоре 25, 35Устройстьо работает следующим образом.Перед началом контроля триггеры2 и 3 и счетчики 12 - 14 устацавливаются в нулевое положение (вход начальной установки на фиг. 1 не пдказан), на входе 1 присутствует логический ноль. При поступлении на вход1 сигнала пуска разрешается прохождение тактовых импульсов с входа 8 череэ элемент И 4 на вьгход 22 устройства. Этот сигнал является сигналомобращения к контролируемому блокупамяти,Блок 15 управления является комбйнационпым блоком, выполненным, например, на Ш 21, Блок 15 на своих выходах реализует следующие логическиеуравнения.У 1=Х 2 Х 1+Х 2 (Х 8 (ХЗОХ 6 )+Х 5 (ХЗО+Хб,ЩХ 8 Х 5 55+Х 2 Х 1(Х 5 Х 8+Х 5 (ХЗХ 6)+Х 8 (ХЗЮХ 6; (1) У 2 = Х 1+(ХЗЖХ 6) + (Х 5 ЭХ 8) ) (2) УЗ = Х 1 Х 7 (3) режим контроля состоит из двух режимов; режима записи эталонных сигналов и режима чтения и сравнения,2, иле У 4 = Х 1 + (Х 5 ЭХ 8) (ХЗЯХ 6) ; (4) У 5 = Х 1 Х 2 ХЗ Х 7 (5)Так как в первоначальный момент времени все аргументы равны нулю, то на выходе блока 15 будут установлены следующие потенциалы:У 1=0, У 2=1, УЗ=О, У 4=1, У 5=0.,Нулевое значение У 1 обеспечивает коммутатор на выход мультиплексора11 кода из п единиц 11 1, где и разрядность контролируемого ОЗУ.Единичное значение У 2 разрешает прибавление единицы к счетчику 12 адреса. Нулевое значение УЗ запрещает прибавление единицы к содержимому счетчика 14, Единичное значение У 4 обеспечивает выработку признака записи для контролируемого ОЗУ.1Нулевое значение сигнала У 5 указывает, что проверка еще не окончилась. Следовательно, по первому тактовому сигналу устройсъво вырабатывает сигнал обращения на выходе 22 к контролируемому блоку памяти, вырабатывает нулевой адрес на выходах 18, признак записи на выходе 16 и единичное значение контрольной информации на выходах 21, По второму тактовому импульсу на выходы устройства будет подан первый адрес, признак записи и единичное значение записываемой информации. Так как состояние счетчика 14 не меняется (на входе Ч - нулевой сигнал), то на выходе мультиплексора 9 присутствует нулевое значение сигнала переноса из старшего разряда счетчика 12 адреса. После того, как все ячейки контролируемого блока памяти будут расписаны единичным фоном, на выходе мультиплексора 9 появляется сигнал переполнения, который, пройдя через мультиплексор 20, разрешает прибавление "+1" к содержимому счетчика 13 и по первому тактовому импульсу на выходе счетчика 13 устанавливается код 01. При этом У 1=0, У 2=1, У 3=-1, У 4=0, У 5=0Мультиплексор 11 под действием сигнала У 1=0 обес печивает подключение на вход схемы сравнения(н фнг. 15 1529293не показана) сигнала логических единиц, на второй вход поступает считанньп сигнал из контролируемого блокапамяти. Так как 74=0, то на вход блока памяти поступает признак считывания, и сигналом У 4= разрешаетсявыдача на выход устройства сигналана сравнение, Единичный сигнал УЗобеспечивает снятие сигнала запретасчета на счетчик 14. В результатепод действием тактового сигнала счетчик 14 установит их в единичное состояние, после чего в соответствии суравнением (3) УЗ станет равным нулю,так как сигнал Х 7 станет равным нулю,из-за того, что счетчик 12 этим тактовым импульсом установится в нулевоесостояние. Таким образом, 71, У, УЗ,У 4 и У 5 не будут меняться до техпор, пока счетчик 12 не досчитает дополовины его емкости,Независимо от разрядности счетчика описанный процесс будет продолжаться без изменения до тех пор, пока небудет установлен в единицу предпоследний разряд. При этом на выходемультиплексора 10 возникает единичныйсигнал (Х 5=1). Это приводит к тому,что У 2 становится равным единице,72=0, 13=0, У 4=1. При этом устройство из режима считывания переходитв режим записи, мультиплексор 1 навыход пропускает код 00,счетчика. На выходе блока 15 управления будут установлены следующие значения. 11=0, 72=1, 73=0, Уч=Р, 75=0.Работа устройства будет протекатьаналогично описанному до тех пор, пока сигнал на выходе мультиплексора10 не примет единичное значение, а 20 значит, пока устройство не проверит1/4 всех ячеек контролируемого блокапамяти, т.е, пока не установится вединицу (и)-й разряд счетчика 12адреса. Блок 15 управления на своих 25 выходах установит коды: 71=1, 72=0,73=0, 74=1, 75=0.Следующим тактовым импульсом устройство по адресу (2" +1) произвеПо следующему тактовому импульсу в контролируемый блок памяти по адресу 2" + 1 будет записан код 00, Следующий тактовый импульс установит в единицу триггер 3. При этом на выходах блока 15 управления будут установлены следующие значения: 71=0, 72=1, 73=0, 74=0. По следующему тактовому импульсу счетчик 12 изменит свое состояние (триггер 3 сбросится в нуль по счетному входу) и устройство обеспечит считывание и сравнение данных с нулем, Следующий тактовый сигнал установит триггер 3 в единицу и работа устройства будет происходить аналогично описанному.Работа устройства будет продолжаться, пока не закончится роспись всего контролируемого ОЗУ инверсными кодами. После окончания росписи контролируемого ОЗУ происходит переполнение счетчика:12 адреса, вырабатывается сигнал Х 7=1, который, пройдя через элемент И 19 и мультиплексор 20, разрешит прибавление +1 к 30 35 40 45 50 содержимому счетчика 13. На выходеблока 15 будут установлены следующие коды: 71=0, 12=1, Т 3=1, 74=0,У 5=0. Следующим тактовым импульсомна счетчике 13 будет установлен код10, на счетчике 14 - код 1, При этомна выход мультиплексора 9 будет скоммутирован перенос из (и)-го разряда счетчика 12 адреса (и - количество разрядов счетчика), а на выходмультиплексора 1.0 - (и)-й разряд дет запись нуля, После этого еще одним тактовым импульсом триггер 3 уевтановится в единичное значение и темсамым будет обеспечена выработка навыходе блока 15 следующих значений71=1, У 2=0, 73=0, 74=0. Таким образом, следующим тактовым импульсомбудет считана информация с адреса2 " +2, а затем в этот же адрес будет занесена информация инверсная записанной, так как сигнал У приметединичное значение, Описанньп процесс будет продолжаться до тех пор,пока триггер 2 не установится в еди-ничное значение. Установка триггера2 произойдет, когда сигнал на выходемультиплексора 9 72= и Х 5=1, В этомслучае по тактовому импульсу триггер2 переключится в состояние "1" и останется в этом состоянии до концапроверки, так как нулевое значениесигнала на втором входе элемента И 5с нулевого выхода триггера 2 установит на П-входе нулевой потенциал,После того, как процесс проверки ОЗУ (с первоначальной росписью единицами) окончится, появится перенос из старшего разряда счетчика 12, который через элемент И 19 поступит на единичный вход мультиплексора 20 и далее на вход разрешения счетчика10 20 30 35 40 45 50 13, Последний при поступлении очеред. ного тактового импульса установится в состояние "1", появится второй перенос из старшего разряда счетчика 12 и на счетчике 13 будет установлеп код 10. При этом устройство перейдет в режим роспись контролируемого ОЗУ фоном нулей У 1=0, У 2=0, УЗО, У 4=1, У 5=0, т,е. до переполнения счетчика 12 сигнал переполнения укажет на окончание росписи контролируемога ОЗУ фоном нулей.Далее процесс будет протекать так же, как описано, с той лишь разницей, что на счетчике 13 будет установлен код 11. Процесс контроля будет продолжаться, пока на счетчике 14 не установится код из и единиц 11 и не появится четвертый перенос из счетчика 12. Единичное значение У 51 укажет на конец проверки,.по которому снимается сигнал пуска на входе 1. Снятие сигнала пуска происходит так же при обнаружении ошибки на фиг. 1 не показано). Формула изобретения Устройство для формирования тестовойпоследовательности, содержащее блок управления, триггер, счетчик адреса, выходы младших разрядов котсрога являются адресными выходами устройства и соединены с информационными входамп второго мультиплексора, счетчик управления, выходы которого подключены к управляющим входам первого и второго мультиплексоров, третий мультиплексор, о т л и ч а ющ е е с я тем, что, с целью повьшенпя быстродействия, в устройство введены элементы И с первого по пятый, счетчик циклов, четвертый мультиплексор, счетный триггер, причем входы первого элемента И являются соответственно входами пуска и синхронизации устройства, выход первого элемента И является выходом начала цикла устройства и соединен с синхровходами счетчика адреса, счетчика управления и счетчика циклов, с синхровхо,дом счетного триггера и с вторым входом третьего элемента И, первый вход которого подключен к четвертому вхо 1ду блока управления и к выходу перцого мультиплексора, информационные входы которого соединены с выходами страших разрядов счетчика адреса, выход переполнения которого подключен к седьмому входу блока управления, инверсному входу второго элемента И, первому входу пятого элемента И и к первому информационному входу четвертого мультиплексора, второй информационный вход, управляющий вход и выход которого соединены соответственно с выходом переполнения счетчика циклов, выходом пятого элемента И и с управляющим входом счетчика циклов, выходы которого подключены к первому и второму входам блока управления третий вход которого соединен с вторым входом пятого элемента И и с выходом четвертого элемента И, входы которого подключены к выходам счетчика управления, управляющий вход которого соединен с третьим выходом блока управления, первый выход которого подключен к управляющему входу третьего мультиплексора, информационные входы первой и второй групп которого являются входами прямых и инверсных эталонных данных устройства, а выходы являются информационными выходами устройства, второй выход блока управления соединен с управляющим выходом счетчика адреса и с четвертым входом третьего элемента И, третий вход которого подключен к выходу второго мультиплексора и к пятому входу блока управления, шестой и восьмой входы которого соединены с прямыми выходами соответственно счетного триггера и триггера, инверсный выход которОго подключен к прямому входу второго элемента И, выход которого соединен с информационным входом триггера, синхровход которого подключен к инверсному выходу третьего элемента И, четвертый и пятый выходы блока управления являются соответственно выходами записи считывания и конпа проверки устройства.1529293 оставитель О.Исае орректор В.Кабац а ТехРед Л,олийн едакто Заказ 7748/4 Тираж 558 о пис роизводственно-издательский комбинат "Патент",Государственного 113035, смитМоскв о изобретениям 35, Раушская н открытиям при ГКНТ ССС д. 4/5 жгород, ул. Гагарина, 101