Способ деления временных интервалов и устройство для его осуществления

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИН Я 0149235 114 6 06 Р ОПИСАНИЕ ИЗОБРЕТЕНИК А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ тем нь, а нал регистрируют его у уменнижне изменяют опорную частоее в случае недостиженничного значения сигнал или увеличе в э авля мент асши- бочих управления,рение динами ель из еского бретения - р диапазона ра ьсов, Принцип дан временных интерзадании граничныхчаст вход х им деле со валов заклю тся в значений пресигнала, посл азованного входног е чего в процессе преоменного интервала в сиг разования вр ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ П 1 НТ СССР(71) Куйбышевский авиационный институт им, акад, С,11. Королева(56) Авторское свидетельство СССР У 982002, кл, С 06 Р 7/68, 198.Авторское свидетельство СССР Р 1092504, кл, С 06 Р 7/68, 1982.(54) СПОСОБ ДЕЛЕНИЯ ВРЕМЕННЫХ ИНТЕРВАЛОВ И УСТРОЙСТВО ДЛЯ ЕГО ОСУЩЕСТВЛЕНИЯ(5 7) Изобретение относится к вычисли льной технике и может быть испольвано в системах автоматическог ния - в случае достижения или .пре ыщения верхнего граничного значения сигнала, и используют ее дляпреобразования входного временного интервала н его следующем периоде, Устройст во, реализующее данный способ, содер жит генератор 1 тактовых импульсов, источник 2 умножаемой частоты, первы делитель 3 частоты, счетчик 4, ле 5 задержки, регистр 6, упр е мыи делитель 7 частоты, триггер 8,второй делитель 9 частоты и блок 10выбора опорной частоты с соответствующими функциональными связями, Блок10 выбора опорной частоты содержитфиксаторы верхнего и нижнего уровней,два элемента И, элемент ЛИ, схемууправляемой задержки, реверсивныйсчетчик, дешифратор, регистр и двауправляемых делителя частоты. 2 с,и 4 з и, ф лы, 2 ил10 Изобретение относится к вычислительной технике и может быть испольэовано в системах автоматического управления,Цель изобретения - расширения динамического диапазона рабочих частотвходных импульсов.Поставленная цель достигается тем,что дополнительно задаются граничныезначения преобразованного входногосигнала и, в процессе преобразования временного интервала в сигнал,регистрируют его уровень, а затемизменяют опорную частоту, уменьшаяее в случае недостижения нижнегограничного значения сигнала, илиувеличивая - в случае достиженияили превышения верхнего граничногозначения сигнала и используют ее дляпреобразования входного временногоинтервала в его следующем периоде.На фиг. 1 дана блок-схема устройства для реализации предлагаемогоспособа деления временных интервалов;на фиг, 2 - функциональная схема блока выбора опорной частоты.Устройство содержит генератор 1тактовых импульсов, источник 2 умножаемой частоты, первый делитель 3частоты, счетчик 4, элемент 5 задержки, регистр 6, управляемый делитель7 частоты, триггер 8, второй делитель 9 частоты и блок 10 выбора опорной частоты с соответствующими функциональными связями,Блок О выбора опорной частоты содержит фиксатор 11 верхнего уровня,фиксатор 12 нижнего уровня, первый ивторой элементы И 13 и 14, элементИЛИ 15, схему 16 управляемой задержки, реверсивный счетчик 17, дешифратор 18, регистр 19 и первый и второйуправляемые делители 20 и 21 частотыс соответствующими функциональнымисвязями,фиксатор 11 верхнего уровня содержит элемент И 22, выход которого соединен с входом установки в "1" триггера 23, фиксатор 12 нижнего уровня содержит элемент И 24, выход которого соединен с входом установки "0" триггера,25. Схема 16 управляемой задержки содержит триггер 26, прямой выход которого соединен с первым вхо дом элемента И 27, выход которого соединен с входом установки в пОп триггера 26,15 20 25 30 35 40 45 50 55 Устройство работает следующим образом,Импульсы постоянной частоты Гос выхода генератора 1 поступают навход синхронизации блока О выбораопорной частоты, с первого выходакоторого импульсная последовательность с частотой Г,О, поступает наинформационный вход первого делителя3 с коэфФициентом деления К, на входустановки в 0 которого поступаетсигнал частотой Г с выхода источни 2ка 2 умножаемой частоты через элемент5 задержки, Выходные импульсы первоо(го делителя 3 с частотойКпоступают на счетный вход счетчика 4,обнуляемого импульсами частотой Г,Счетчик 4 считывает выходные импульсы первого делителя Э в течение периода следования импульсов частотойй . Текущий код с разрядных выходовсчетчика 4 поступает на информационный вход регистра 6 и на управляющийвход блока 10, на установочный входкоторого поступают импульсы частотойй через элемент 5 задержки, а на гвход разрешения записи регистра 6 поступают импульсы частотой Е непогсредственно с выхода источника 2, Вы оходной код регистра 6 И = постуб Кпает на установочный вход управляемого делителя 7 частоты, на вход разрешения работы которого поступает сигнал с выхода триггера 8, На информационный вход делителя 9 поступаютсигналы частотой Г источника 2 че 8рез элемент 5 задержки, 11 оступицшуючастоту, поделенную делителем 9 надва, подают на вход установки в "1"триггера 8 и формируют на его выходесигнал разрешения для работы делителя 7, выходной сигнал которого определяется Йы=КЕПри прекращении поступления импульсов умножаемой частоты или призначении частоты Г меньше нижнейграницы диапазона умножаемых частотна первом выходе переполнения счетчика 4 вырабатывается импульс, которыйчерез вход установки в "0" триггера8 и вход сброса делителя 9 возвращает их в исходное состояние и запрещает работу управляемого делителя 7,закрывая таким образом доступ текущему коду счетчика 4 через регистр 6на установочный вход делителя 7, 1 92. 32А следующин импульс умцожаемой частоты Г 1, поступающий через информационный вход делителя 9, изменяет состояние триггера 8 и разрешает работу управляемого делителя 7, на выходе которого формируются сигналы частотой, соответствующей первому периоду умножаемой частоты 1 , таким1 ф образом обеспечивается отключениеумножителя частоты при входных умножаемых частотах, меньших нижнегограничного значения диапазона умножаемых частот, Но отсутствие Гумножителя недопустимо в системахавтоматического управления, чему способствует введение в устройство блока 1 О выбора опорной частоты, в котором фиксатор 11 задает верхнее граничное значение кода меньше уровняпереполнения счетчика 4, а фиксатор12 задает нижнее граничное значениеболее чем в 2 раза ниже верхнего значения кода,При достижения частотыверхнего граничного значения кодаи выше рабочего диапазона фиксатор11 вырабатывает импульс разрешенияна элемент И 13, пропускающий импульс частоты Г 1 с установочноговхода блока 10, Выходной сигнал элемента И 3 изменяет код счетчика 7импульсов поправки в сторону увеличения (+1), Двоичный код счетчика 17преобразуется в дешифраторе 18 в десятичный код, Выходной код счетчика 17 заносится в управляемый делитель 20 частоты, на выходе которогоформируешься выходной сигнал с частотой выше первоначально установленной,который поступает на информационныйвход делителя 3. Выходной код счетчика 17 через дешифратор 18 поступаетна регистр 19 управляемого делителя 21 частоты, Выходной сигнал элемента И 3, кроме того, поступаетна первый вход элемента ИЛИ 15, выходной сигнал которого поступает наБ-вход триггера 26 схемы 16 управляемой задержки, выходной сигнал которой разрешает перезапись кода из регистра 19 в управляемый делитель 21,выходной сигнал которого поступаетна информационный вход управляемогоделителя 7,При выходе частоты за нижний предел рабочего диапазона фиксатор 12вырабатывает сигнал разрешения наэлементе И 14, выходной сигнал которого изменяет состояние счетчика 17 н сторону уменьшения, благодаря чему на установочных входах управляемого делителя 20 устанавливается коэффициент деления меньше нижнего граничного значения, первоначально заданного, что исключает переполнение счетчика 4, а код делителя 7 изменяют на вновь выбранный через период входной частоты,Формула изобретения1, Способ деления временных интервалов, основанный на преобразовании времецных интервалов между. входными импульсами в электрический сигцал, например в код, с помощью поделенной опорной частоты и формировании импульсов выходных интерваловпутем деления опорной частоты на полученный сигнал, о т л и ч а ю щ и йс я тем, что, с целью расширениядинамического диапазона рабочих час тот входных импульсов, дополнительнозадают граничные значения преобразованного входного сигнала и в процессе преобразования входного временного интервала в сигнал регистрируютего уровень, а затем изменяют опорную частоту, уменьшая ее в случаенедостижения нижнего граничного значения сигнала или увеличения ее вслучае достижения или превышенияверхнего граничного значения сигнала 35и используют ее для преобразованиявходного временного интервала в егоследующем периоде.2Устройство для деления временных интервалов, содержащее генератортактовых импульсов, источник умножаемой частоты, первый и второй делители частоты, счетчик, элемент задержки, регистр, управляемый делитель 45 частоты и триггер, причем выход источника умножаемой частоты соединенс входом разрешения записи регистраи с входом элемента задержки, выхЬдкоторого соединен с входами установки в 0 первого делителя частоты исчетчика и с информационным входомвторого дЕлителя частоты, выход первого делителя частоты соединен сосчетным входом счетчика, выход переполнения которого соединен с входами установки в 0" триггера и второго делителя частоты выход которого соединен с входом установки в "1" триггера, прямой выход которого сое 192352динен с входом разрешения работы управляемого делителя частоты, установочные входы которого соединены соответственно с разрядными выходами регистра, информационные входы которого соединены соответственно с разрядными выходами счетчика, а выход управляемого делителя частоты являетсявыходом устройства, о т л и ч а ющ е е с я тем, что в него ввеценблок выбора опорной частоты, входсинхронизации которого соединен с вы -О ходом генератора тактовых импульсов,установочный вход блока выбора опорной частоты соединен с выходом эле 20 25 30 35 40 45 50 55 реверсивного счетчика, разрядные вымента задержки, разрядные выходы счетчика соединены соответственно с разрядами управляющего входа блока выбора опорной частоты, первый выход которого соединен с информационным входом первого делителя частоты, а информационный вход управляемого делителя частоты соединен с вторым выходом блока выбора опорной частоты,3Устройство по и, 2, о т л и ч а ю щ е е с я тем, что блок выбора опорной частоты содержит фиксатор нижнего уровня кодов, фиксатор верхнего уровня кодов, первый и второй элементы И, элемент ИЛИ, схему управляеМой задержки, реверсивный счетчик, дешифратор, регистр и первый и второй управляемые делители частоты, причем первый и второй информационные входы фиксатора нижнего уровня кодов соединены соответственно с двумя младшими разрядами управляющего входа блока, два старших разряда управляющего входа которого соединены соответственно с первым и вторым информационными входами фиксатора верхнего уровня кодов, выходы фиксаторов нижнего и верхнего уровней кодов соединены соответственно с первыми входами первого и второго элементов И, вторые входы которых соединены с установочными входами фиксаторов нижнего и верхнего уровней кодов, управляющим входом схемы управляемой задержки, входами установки в О первого и второго управляемого делителя частоты и с установочныи входом блока, выход первого элемента И соединен с первым входом элемента ИЛИ и с входом сложения реверсивного счетчика, выход второго элемента И соединен с вторым входом элемента ИПИ и с входом вычитания ходы которого соецпппы сос)тветствепно с входами цешифратора, ра ряцные выходы которого соединены соответстненно с установочными входами первого управляемого целителя частоты и информационными входами регистра, разрядные выходы которого соединены соответственно с установочными входами второго управляемого делителя частоты, выход элемента ИИ соецинен с информационным входом схемы управляемой задержки, выхоц которой соединен с синхровхоцом регистра, синхровход блока выбора опорной частотысоединен с тактовыми входами первого и второго управляемых целителей частоты, выход первого управляемого делителя частоты соецинен с его входом перезаписи и с первым выхоцом блока выбора опорной частоты, выход второго управляемого делителя частотысоединен с его входом перезаписи ис вторым выходом блока выбора опорной частоты,4, Устройство по п, 3, о т л ич а ю щ е е с я тем, что фиксаторверхнего уровня кода содержит триггер и элемент И, выход которого соединен с входом установки в " триггера, выход которого является выходомфиксатора, первый и второи входыэлемента И являются первым и вторыминформационными входами фиксатора,установочный вход которого соединенс входом установки в 1" триггера.5, Устройство по и. 3 -. т л ич а ю щ е е с я тем, что фиксаторнижнего уровня кодов содержит триггер и элемент И, выход которого соединен с входом установки в О триггера, выход которого является выходом фиксатора, первый и второй входь 1 элемента И являются первым и вторым информационными входами фиксатора, установочный вход которого соединен с входом установки в "1" триггера.6, Устройство по и, 3, о т л ич а ю щ е е с я тем, что схема управляемой задержки содержит элементи триггер, выход которого соединенс первым входом элемента И, выход которого соединен с входом установкив 0 триггера и является выходомсхемы , управляющий вход которой с о един ен с вторым входом эл ем ент а И , авход установки в " 1 " т ри г г е р а являетс я инфо рма цио нным входом схемы управля емой задержки ,Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 акаэ 3879/51 Тираж ЬЬ 8 НИИПИ Государственного комитета по и 113035, Москва, Ж, Подписноебретенням и открытиям при ГКНТ СССРаушская наб. д. 4/5